Diseño y verificación en VHDL de microcontrolador implementado en FPGA

Transcripción

1 SEMINARIO DE EXTENSIÓN DE ISLD 2017 uc16 Diseño y verificación en VHDL de microcontrolador implementado en FPGA Sergio Noriega Clase inicial: Jueves 24 de Agosto, de 8:15 a 10:15 hs, Aula 32. Total 12 clases, días Jueves subsiguientes.

2 Alcance del proyecto Monitor VGA Controlador Display VGA Controlador de ADC Conversor ADC Display 16x2 LCD Controlador Display LCD ROM RAM Entradas DIGITAL uc Controlador bus I2C Memoria serie EEPROM Salidas DIGITAL FPGA Contador Universal

3 MÓDULO 1

4 OBJETIVOS EL PRESENTE SEMINARIO TIENE COMO OBJETIVO, INTRODUCIR A LOS ALUMNOS AL DISEÑO Y VERIFICACIÓN DE CIRCUITOS DIGITALES COMPLEJOS, EMPLEANDO TÉCNICAS BASADAS EN LENGUAJE DE DESCRIPCIÓN DE ALTO NIVEL DE ABSTRACCIÓN,COMO ES EL VHDL Y EN PARTICULAR, ADENTRARSE EN EL DESARROLLO DE UN SISTEMA MICROPROCESADOR, EL CUAL ESTARÁ TOTALMENTE CONTENIDO DENTRO DE UNA FPGA. A DIFERENCIA DE LOS ESQUEMAS TRADICIONALES DE ENSEÑANZA PARA ENCARAR EL DISEÑO DE UN MICRO, AQUÍ SE EMPLEARÁ UNA FILOSOFÍA BASADA EN DISEÑAR HARDWARE PARA EL CONTROL DE UNA MEMORIA RAM, LA CUAL IRÁ EVOLUCIONANDO PASO A PASO. EN FORMA SECUENCIAL SE IRÁ INCREMENTANDO LA CAPACIDAD DE PROCESAMIENTO DE DICHA UNIDAD DE CONTROL, PUDIENDO SER EXTENSIVO PARA EL CONTROL DE OTROS PERIFÉRICOS, TALES COMO CONVERSORES DE DATOS, GENERADORES PWM, PLL S, ETC. SE TRABAJARÁ EN BASE A UN MICRO CON ARQUITECTURA TIPO CISC DONDE LA CPU SE DISEÑARÁ EN BASE A MÁQUINA DE ESTADOS. DADO QUE EL DISEÑO SE DESARROLLARÁ DE MANERA SECUENCIAL, INCREMENTANDO EN CADA PROYECTO LA COMPLEJIDAD DE FUNCIONES, NO SE CONSIDERARÁN OPTIMIZACIONES EN CUANTO AL REORDENAMIENTO DE ESTADOS REQUERIDOS, (SALVO ALGUNA EXCEPCIÓN) A FIN DE SIMPLIFICAR EL SEGUIMIENTO DE LA EVOLUCIÓN DE LA MÁQUINA DE ESTADOS.

5 DIAGRAMA EN BLOQUES DE UN SISTEMA BÁSICO DE MICROPROCESADOR BUS DE CONTROL up BUS DE DIRECCIONES Memoria + Periféricos BUS DE DATOS

6 PROYECTO RAM Descripción en VHDL de una memoria SRAM de simple puerto (RAM)

7 MEMORIA RAM MEMORIA FPGA address 12 BUS DIR MEM GENERADOR DE ESTÍMULOS DESDE TEST BENCH clock wren q BUS DATA MEM OUT 16 data BUS DATA MEM IN RAM

8 RAM ESTA ES UNA DE LAS POSIBLES MANERAS DE DESCRIBIR MEMORIA RAM SINCRÓNICA PARA QUE LUEGO EL COMPILADOR RECONOZCA Y SELECCIONE LOS BLOQUES DE RAM DEDICADOS PARA SU IMPLEMENTACIÓN. VENTAJA: DISEÑO OPTIMIZADO. DESVENTAJA: NO ES PORTABLE A OTRAS FPGA QUE NO TENGAN RAM DEDICADA.

9 RAM REGISTROS = 4096 ANCHO PALABRA =16 MODELO DE RAM CONFIGURADA: ADDRESS, DATA IN, WREN = SINCRO. DATA OUT = ASINCRO. USE RAM DEDICADA

10 RAM

11 RAM CONTENIDO DEL ARCHIVO RAM.HEX PARA ESTE PROYECTO FILE CONTENIDO EN HEXA DE LA MEMORIA RAM UNA VEZ CREADA. EN FILE NEW MEMORY FILES: SE ELIGE EN ESTE CASO, HEXADECIMAL FILE.

12 RAM REPORTE FINAL DEL COMPILADOR DETECCIÓN DEL COMPILADOR DE MEMORIA RAM

13 RAM Descripción del testbench en VHDL de la memoria SRAM especificada anteriormente.

14 RAM Después de declarar e instanciar la entidad de la memoria a probar, se generan dos procesos concurrentes: 1 El del reloj, denominado gen_reloj. 2 El de las señales estímulo, denominado estimulos.

15 RAM Diagrama temporal del TEST de la memoria RAM LECTURA DE LA RAM ESCRITURA DE LA RAM LECTURA SE LEEN LAS 10 PRIMERAS POSICIONES DE MEMORIA RAM, LUEGO SE LAS ESCRIBE CON NÚMEROS CONCECUTIVOS Y SE VUELVEN A LEER DESDE EL INICIO LAS 20 PRIMERAS.

16 RAM SECUENCIA DE INICIAL DE LECTURA DE DATOS: SE LEEN TODOS X FFFF SEGÚN LA INICIALIZACIÓN DE LA MEMORIA.

17 RAM LUEGO DE LA SECUENCIA DE ESCRITURA SE LEEN LOS DATOS PREVIAMENTE ESCRITOS.

18 CU1 PROYECTO CU1 Descripción de un control de memoria RAM elemental para escritura-lectura con una máquina de estado y un registro contador.

19 X 0000 MEMORIA RAM MEMORIA X 0000 PC16 FPGA RST CLK address 12 BUS DIR MEM VALORES CONSTANTES opselecpc, clockpc clock CONTROL clock wren 16 q BUS DATA MEM OUT 16 data BUS DATA MEM IN CU1

20 PC16 PC16 FPGA clockpc opselecpc (1..0) GENERADOR DE ESTÍMULOS DESDE TEST BENCH entradapc salidapc 16 16

21 Descripción en VHDL de un registro-contador de 16 bits preseteable (PC16)

22 PC16

23 PC16

24 PC16

25 PC16

26 CU1 INSTANCIACIÓN DE LAS ENTIDADES RAM Y PC16 DESCRIPTAS EN ARCHIVOS SEPARADOS E INVOCADOS AQUÍ COMO COMPONENTES

27 CU1

28 CU1

29 CU1 REPORTE DEL COMPILADOR

30 CU1 DIAGRAMA TEMPORAL MOSTRANDO LA EVOLUCIÓN DE LAS SEÑALES

31 CU2 PROYECTO CU2 Descripción de un control de memoria RAM elemental para escritura-lectura con una máquina de estado y un registro contador y latch para el bus de direcciones.

32 data MEMORIA MEMORIA X 0000 PC16 MAR CU2 FPGA RST CLK BUS DIR MEM CONTROL BUS CONTROL BUS DATA MEM IN BUS DATA MEM OUT

33 CU2 Trabajos a realizar en este proyecto: 1) Leer el dato desde la RAM (posición de memoria X 0000 ). 2) Incrementar en 1 el contenido de contador PC16. 3) Leer el dato desde la RAM de la siguiente posición de memoria. 4) Incrementar en 1 el contenido de contador PC16. 5) Leer el dato desde la RAM.

34 Descripción en VHDL de un registro de 16 bits (MAR16)

35 MAR16 MAR FPGA clockmar GENERADOR DE ESTÍMULOS DESDE TEST BENCH escribirmar entradamar salidamar 16 16

36 MAR

37 MAR

38 MAR

39 MAR

40 CU2

41 CU2

42 CU2 CARGO PC16 CON X 0000 PROGRAMO NUEVO ESTADO DESACTIVO PC16 PROGRAMO NUEVO ESTADO

43 CU2 ESCRIBO REGISTRO MAR PROGRAMO COMO NUEVO ESTADO DESACTIVO REGISTRO MAR PROGRAMO COMO NUEVO ESTADO INCREMENTO PC16 PROGRAMO NUEVO ESTADO DESACTIVO REGISTRO PC16 PROGRAMO COMO NUEVO ESTADO

44 CU2 ESCRIBO REGISTRO MAR PROGRAMO COMO NUEVO ESTADO DESACTIVO REGISTRO MAR PROGRAMO COMO NUEVO ESTADO

45 CU2 TEST-BENCH DEL PROYECTO CU2

46 CU2 TEST-BENCH DEL PROYECTO CU2

47 CU2

48 CU2 MEMORIA RAM PREVIAMENTE INICIALIZADA CON DATOS

49 CU2

50 CU3 PROYECTO CU3 DISEÑO EN VHDL DE CONTROLADOR DE ESCRITURA Y LECTURA DE UNA MEMORIA RAM.

51 MEMORIA MEMORIA PC16 MAR X 0000 CU3 RST FPGA CLK MAR: MEMORY ADDRESS REGISTER BUS DIR MEM MDRI: MEMORY DATA-IN REGISTER RX: DATA REGISTER MDRO: MEMORY DATA-OUT REGISTER RX MDRO MDRI CONTROL BUS CONTROL BUS DATA MEM IN BUS DATA MEM OUT

52 Descripción en VHDL de un registro de 16 bits (MDRO)

53 MDRO FPGA clockmdro GENERADOR DE ESTÍMULOS DESDE TEST BENCH escribirmdro entradamdro salidamdro MDRO

54 MDRO

55 MDRO TEST-BENCH DE MDRO

56 MDRO

57 Descripción en VHDL de un registro de 16 bits (MDRI)

58 El mismo diseño que MDRO

59 MDRI FPGA clockmdri GENERADOR DE ESTÍMULOS DESDE TEST BENCH escribirmdri entradamdri salidamdri MDRI

60 TEST-BENCH DE MDRI

61 Descripción en VHDL de un registro-contador de 16 bits preseteable (RX)

62 RX RX FPGA clockrx opselecrx (1..0) GENERADOR DE ESTÍMULOS DESDE TEST BENCH entradarx salidarx resetrx

63 RX

64 RX TEST-BENCH DE RX

65 RX

66 RX Diagrama temporal de la prueba del registro de datos RX LATCH INC RESET SINCR. DEC LATCH

67 CU3

68 CU3

69 CU3

70 CU3 Carga PC con 0x0000 Habilita MAR

71 CU3 Escribe en MDRI

72 CU3 Carga Rx contenido de MDRI Incrementa contenido de RX

73 CU3 Carga Rx contenido de MDRI Modo escritura de RAM

74 CU3

75 CU3

76 CU3 1) Se lee la posición de memoria 0x000 que contiene dato = 0x0000 en MDRI. 2) Se escribe el RX con dicho valor. 3) Se incrementa el contenido de RX. 4) Se transfiere el contenido de RX a MDRO. 5) Se configura la RAM para escritura.