Utilización de las instrucciones concurrentes CSA, SSA, componentdeclaration y component-instantiation aprendidas en clase.

Transcripción

1 DISEŇO de SISTEMAS DIGITALES AVANZADOS CON VHDL e IMPLEMENTADOS en FPGAs Laboratorio 3 Objetivo Utilización de las instrucciones concurrentes CSA, SSA, componentdeclaration y component-instantiation aprendidas en clase. Familiarización con el software Quartus y con el software ModelSim. Uso de archivo de restricción para pines E/S del FPGA vinculados a hardware del board DE Configuración del FPGA con el código VHDL correspondiente. Parte A Realice un decodificador de Hexadecimal a 7-segmentos. El decodificador tiene cuatro bits de entrada que codifica un número entre 0 y 15. El decodificador tiene siete salidas desde a hasta g, correspondiendo cada letra a un segmento del LED display. Cada segmento es activo en bajo. Compruebe el funcionamiento del decodificador mediante la simulación adecuada del mismo. En el test bench use instrucción assert para verificar en código el correcto funcionamiento de la descripción realizada. Parte B Usando component-declaration y component-instantiation describa el siguiente sistema en VHDL. Compruebe su funcionamiento con un test bench. Trate de usar for-generate para el multiplexado de los contadores.

2 C_1 b0 C_2 b1 C_3 b2 Deco Hex - 7Segments C_4 b3 Sel Nota 1: Los bloques C_1-C_4 son contadores de 4 bits que serán implementados en el próximo laboratorio. Por ahora lo único que interesa es que cada contador es de 4 bits. Nota 2: Las salidas de los contadores C_1-C_4 no han sido conectados para una mayor claridad del diagrama. Pero todas deben ser conectadas como entradas en la entidad. Parte C Usando el proyecto realizado en el punto A de este laboratorio, escriba un archivo de restricción (constraint file) en el que se asigne las señales de entrada del a switches, y las salidas a los LEDs disponibles en el board DE Compruebe la correcta asignación de la señales de entrada/salida con los respectivos pines de E/S del FPGA revisando el reporte de respectivo. Una vez comprobado el correcto funcionamiento en simulación, genere el archivo de configuración del FPGA. Finalmente se procederá a configurar el Cyclone IV (en el laboratorio). Cristian Sisterna DSDA Lab 3 2

3 Parte D Usando el proyecto realizado en el punto B de este laboratorio, escriba un archivo de restricción (constraint file) en el que se asigne los pines de E/S de su entidad a los correspondientes pines de E/S para controlar un display de 7 segmentos disponible en el board DE Asocie las entradas de los contadores, y el selector del multixplexer con los switches disponibles en el board (SW17-SW0), y las del decodificador de Hex- 7Segm con uno de los display 7 segmentos disponibles. Compruebe la correcta asignación de la señales de entrada/salida con los respectivos pines de E/S del FPGA revisando el reporte de respectivo. Genere el modelo de simulación post-place and route. Ejecute una simulación Post Place-Route. Verifique en ModelSim el retardo de propagación de los elementos combinacionales/secuenciales. Una vez comprobado el correcto funcionamiento en simulación, genere el archivo de configuración del FPGA. Finalmente se procederá a configurar el Cyclone IV (en el laboratorio). Informe Presentar un informe completo del diseño siguiendo las reglas especificadas en la guía para la presentación de informes de laboratorios. De la parte D de este laboratorio, incluya en el informe una captura de pantalla del retardo de propagación capturado en ModelSim. También el RTL esquemático del retardo de propagación más largo. Los códigos escritos para los distintos componentes deben ser agregados al informe como apéndices. Presentar un ítem en el informe describiendo los problemas encontrados y sus respectivas soluciones. Como así también los warnings generados por el Quartus y sus soluciones. Cristian Sisterna DSDA Lab 3 3

4 Apéndice A Pines del FPGA conectados a los switches de la placa. Apéndice B Pines del FPGA que controlan los LEDs verdes y LEDs rojos. Cristian Sisterna DSDA Lab 3 4

5 Apéndice C Pines del FPGA que controlan el primer 7 segmentos. Apéndice C Verificación de la correcta asignación de pines de E/S. 1 2 Cristian Sisterna DSDA Lab 3 5