Diseño y verificación en VHDL de microcontrolador implementado en FPGA
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- Yolanda Montero Iglesias
- hace 6 años
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1 SEMINARIO DE EXTENSIÓN DE ISLD 2016 uc16 Diseño y verificación en VHDL de microcontrolador implementado en FPGA Sergio Noriega Clase inicial: Jueves 18 de Agosto, de 8:15 a 10:15 hs, Sala de Conferencias 1. Siguientes clases: Jueves 25 de Agosto y 1, 8 y 15 de Septiembre.
2 MÓDULO 1 Sergio Noriega
3 OBJETIVOS EL PRESENTE SEMINARIO TIENE COMO OBJETIVO, INTRODUCIR A LOS ALUMNOS AL DISEÑO Y VERIFICACIÓN DE CIRCUITOS DIGITALES COMPLEJOS, EMPLEANDO TÉCNICAS BASADAS EN LENGUAJE DE DESCRIPCIÓN DE ALTO NIVEL DE ABSTRACCIÓN,COMO ES EL VHDL Y EN PARTICULAR, ADENTRARSE EN EL DESARROLLO DE UN SISTEMA MICROPROCESADOR, EL CUAL ESTARÁ TOTALMENTE CONTENIDO DENTRO DE UNA FPGA. A DIFERENCIA DE LOS ESQUEMAS TRADICIONALES DE ENSEÑANZA PARA ENCARAR EL DISEÑO DE UN MICRO, AQUÍ SE EMPLEARÁ UNA FILOSOFÍA BASADA EN DISEÑAR HARDWARE PARA EL CONTROL DE UNA MEMORIA RAM, LA CUAL IRÁ EVOLUCIONANDO PASO A PASO. EN FORMA SECUENCIAL SE IRÁ INCREMENTANDO LA CAPACIDAD DE PROCESAMIENTO DE DICHA UNIDAD DE CONTROL, PUDIENDO SER EXTENSIVO PARA EL CONTROL DE OTROS PERIFÉRICOS, TALES COMO CONVERSORES DE DATOS, GENERADORES PWM, PLL S, ETC. SE TRABAJARÁ EN BASE A UN MICRO CON ARQUITECTURA TIPO CISC DONDE LA CPU SE DISEÑARÁ EN BASE A MÁQUINA DE ESTADOS. DADO QUE EL DISEÑO SE DESARROLLARÁ DE MANERA SECUENCIAL, INCREMENTANDO EN CADA PROYECTO LA COMPLEJIDAD DE FUNCIONES, NO SE CONSIDERARÁN OPTIMIZACIONES EN CUANTO AL REORDENAMIENTO DE ESTADOS REQUERIDOS, (SALVO ALGUNA EXCEPCIÓN) A FIN DE SIMPLIFICAR EL SEGUIMIENTO DE LA EVOLUCIÓN DE LA MÁQUINA DE ESTADOS. Sergio Noriega
4 DIAGRAMA EN BLOQUES DE UN SISTEMA BÁSICO DE MICROPROCESADOR BUS DE CONTROL up BUS DE DIRECCIONES Memoria + Periféricos BUS DE DATOS Sergio Noriega
5 PROYECTO RAM Descripción en VHDL de una memoria SRAM de simple puerto (RAM) Sergio Noriega
6 MEMORIA RAM MEMORIA FPGA address 12 BUS DIR MEM GENERADOR DE ESTÍMULOS DESDE TEST BENCH clock wren q BUS DATA MEM OUT 16 data BUS DATA MEM IN RAM
7 RAM ESTA ES UNA DE LAS POSIBLES MANERAS DE DESCRIBIR MEMORIA RAM SINCRÓNICA PARA QUE LUEGO EL COMPILADOR RECONOZCA Y SELECCIONE LOS BLOQUES DE RAM DEDICADOS PARA SU IMPLEMENTACIÓN. VENTAJA: DISEÑO OPTIMIZADO. DESVENTAJA: NO ES PORTABLE A OTRAS FPGA QUE NO TENGAN RAM DEDICADA.
8 RAM REGISTROS = 4096 ANCHO PALABRA =16 MODELO DE RAM CONFIGURADA: ADDRESS, DATA IN, WREN = SINCRO. DATA OUT = ASINCRO. USE RAM DEDICADA
9 RAM
10 RAM CONTENIDO DEL ARCHIVO RAM.HEX PARA ESTE PROYECTO FILE CONTENIDO EN HEXA DE LA MEMORIA RAM UNA VEZ CREADA. EN FILE NEW MEMORY FILES: SE ELIGE EN ESTE CASO, HEXADECIMAL FILE.
11 RAM REPORTE FINAL DEL COMPILADOR DETECCIÓN DEL COMPILADOR DE MEMORIA RAM
12 RAM Descripción del testbench en VHDL de la memoria SRAM especificada anteriormente.
13 RAM Después de declarar e instanciar la entidad de la memoria a probar, se generan dos procesos concurrentes: 1 El del reloj, denominado gen_reloj. 2 El de las señales estímulo, denominado estimulos.
14 RAM Diagrama temporal del TEST de la memoria RAM LECTURA DE LA RAM ESCRITURA DE LA RAM LECTURA SE LEEN LAS 10 PRIMERAS POSICIONES DE MEMORIA RAM, LUEGO SE LAS ESCRIBE CON NÚMEROS CONCECUTIVOS Y SE VUELVEN A LEER DESDE EL INICIO LAS 20 PRIMERAS.
15 RAM SECUENCIA DE INICIAL DE LECTURA DE DATOS: SE LEEN TODOS X FFFF SEGÚN LA INICIALIZACIÓN DE LA MEMORIA.
16 RAM LUEGO DE LA SECUENCIA DE ESCRITURA SE LEEN LOS DATOS PREVIAMENTE ESCRITOS.
17 CU1 PROYECTO CU1 Descripción de un control de memoria RAM elemental para escritura-lectura con una máquina de estado y un registro contador. Sergio Noriega
18 X 0000 MEMORIA RAM MEMORIA X 0000 PC16 FPGA RST CLK address 12 BUS DIR MEM VALORES CONSTANTES opselecpc, clockpc clock CONTROL clock wren 16 q BUS DATA MEM OUT 16 data BUS DATA MEM IN CU1
19 PC16 PC16 FPGA clockpc opselecpc (1..0) GENERADOR DE ESTÍMULOS DESDE TEST BENCH entradapc salidapc 16 16
20 Descripción en VHDL de un registro-contador de 16 bits preseteable (PC16) Sergio Noriega
21 PC16
22 PC16
23 PC16 Sergio Noriega
24 PC16
25 CU1 INSTANCIACIÓN DE LAS ENTIDADES RAM Y PC16 DESCRIPTAS EN ARCHIVOS SEPARADOS E INVOCADOS AQUÍ COMO COMPONENTES
26 CU1
27 CU1
28 CU1 REPORTE DEL COMPILADOR
29 CU1 DIAGRAMA TEMPORAL MOSTRANDO LA EVOLUCIÓN DE LAS SEÑALES
30 CU2 PROYECTO CU2 Descripción de un control de memoria RAM elemental para escritura-lectura con una máquina de estado y un registro contador y latch para el bus de direcciones. Sergio Noriega
31 data MEMORIA MEMORIA X 0000 PC16 MAR CU2 FPGA RST CLK BUS DIR MEM CONTROL BUS CONTROL BUS DATA MEM IN BUS DATA MEM OUT
32 CU2 Trabajos a realizar en este proyecto: 1) Leer el dato desde la RAM (posición de memoria X 0000 ). 2) Incrementar en 1 el contenido de contador PC16. 3) Leer el dato desde la RAM de la siguiente posición de memoria. 4) Incrementar en 1 el contenido de contador PC16. 5) Leer el dato desde la RAM. Sergio Noriega
33 Descripción en VHDL de un registro de 16 bits (MAR16) Sergio Noriega
34 MAR16 MAR FPGA clockmar GENERADOR DE ESTÍMULOS DESDE TEST BENCH escribirmar entradamar salidamar 16 16
35 MAR
36 MAR
37 MAR
38 MAR
39 CU2
40 CU2
41 CU2 CARGO PC16 CON X 0000 PROGRAMO NUEVO ESTADO DESACTIVO PC16 PROGRAMO NUEVO ESTADO
42 CU2 ESCRIBO REGISTRO MAR PROGRAMO COMO NUEVO ESTADO DESACTIVO REGISTRO MAR PROGRAMO COMO NUEVO ESTADO INCREMENTO PC16 PROGRAMO NUEVO ESTADO DESACTIVO REGISTRO PC16 PROGRAMO COMO NUEVO ESTADO
43 CU2 ESCRIBO REGISTRO MAR PROGRAMO COMO NUEVO ESTADO DESACTIVO REGISTRO MAR PROGRAMO COMO NUEVO ESTADO
44 CU2 TEST-BENCH DEL PROYECTO CU2
45 CU2 TEST-BENCH DEL PROYECTO CU2
46 CU2
47 CU2 MEMORIA RAM PREVIAMENTE INICIALIZADA CON DATOS
48 CU2
49 CU3 PROYECTO CU3 DISEÑO EN VHDL DE CONTROLADOR DE ESCRITURA Y LECTURA DE UNA MEMORIA RAM. Sergio Noriega
50 MEMORIA MEMORIA PC16 MAR X 0000 CU3 RST FPGA CLK MAR: MEMORY ADDRESS REGISTER BUS DIR MEM MDRI: MEMORY DATA-IN REGISTER RX: DATA REGISTER MDRO: MEMORY DATA-OUT REGISTER RX MDRO MDRI CONTROL BUS CONTROL BUS DATA MEM IN BUS DATA MEM OUT
51 Descripción en VHDL de un registro de 16 bits (MDRO) Sergio Noriega
52 MDRO FPGA clockmdro GENERADOR DE ESTÍMULOS DESDE TEST BENCH escribirmdro entradamdro salidamdro MDRO
53 MDRO
54 MDRO TEST-BENCH DE MDRO
55 MDRO
56 Descripción en VHDL de un registro de 16 bits (MDRI) Sergio Noriega
57 El mismo diseño que MDRO Sergio Noriega
58 MDRI FPGA clockmdri GENERADOR DE ESTÍMULOS DESDE TEST BENCH escribirmdri entradamdri salidamdri MDRI
59 TEST-BENCH DE MDRI Sergio Noriega
60 Descripción en VHDL de un registro-contador de 16 bits preseteable (RX) Sergio Noriega
61 RX RX FPGA clockrx opselecrx (1..0) GENERADOR DE ESTÍMULOS DESDE TEST BENCH entradarx salidarx resetrx
62 RX
63 RX TEST-BENCH DE RX
64 RX
65 RX Diagrama temporal de la prueba del registro de datos RX LATCH INC RESET SINCR. DEC LATCH
66 CU3
67 CU3
68 CU3
69 CU3 Carga PC con 0x0000 Habilita MAR
70 CU3 Escribe en MDRI
71 CU3 Carga Rx contenido de MDRI Incrementa contenido de RX
72 CU3 Carga Rx contenido de MDRI Modo escritura de RAM
73 CU3
74 CU3
75 CU3 1) Se lee la posición de memoria 0x000 que contiene dato = 0x0000 en MDRI. 2) Se escribe el RX con dicho valor. 3) Se incrementa el contenido de RX. 4) Se transfiere el contenido de RX a MDRO. 5) Se configura la RAM para escritura.
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