PRUEBA DE ENTRADA E P3 P2

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1 PONTIFICIA UNIVRSIDAD CATÓLICA DL PRÚ STUDIOS GNRALS CINCIAS DANIL LLAMOCCA PRUBA D NTRADA NOMBR : FCHA: / /5 CÓDIGO : LAB. Nº: HORARIO: H-44. Complete el diagrama de tiempos del siguiente circuito (determine los valores de las señales ). l valor signiica desconocido. ( ptos.) w P P P P DCODR S x CODIFICADOR con prioridad x al MSB z S w P P P P. Haga el código VHDL de un Decodiicador de a 4 con habilitador, cuas salidas se activan en baja. Debe usar obligatoriamente código secuencial. ( ptos.) librar ieee; use ieee.std_logic_64.all; process ( ) entit dec4 is port ( hab: in std_logic; w: in std_logic_vector( downto ); : out std_logic_vector( downto ) ); end dec4; architecture bhv o dec4 is end process; end bhv;. stablezca la veracidad o alsedad de los siguientes enunciados: ( pto.) a) VHDL: Con la descripción concurrente pueden describirse sólo circuitos combinacionales. b) l C.I. 748 tiene habilitador activo en baja activos en alta. c) VHDL: Un pin de modo out puede realimentarse al circuito. d) VHDL: Un codiicador con prioridad no puede describirse con la sentencia with-select. I46 LABORATORIO D CIRCUITOS DIGITALS 5 - II

2 PONTIFICIA UNIVRSIDAD CATÓLICA DL PRÚ STUDIOS GNRALS CINCIAS DANIL LLAMOCCA PRUBA D NTRADA NOMBR : FCHA: / /5 CÓDIGO : LAB. Nº: HORARIO: H-44. Se muestra la igura de un MUX de 4 a. n base sólo a MUXs de 4 a diseñe un multiplexor de 8 a ( ptos.). Complete el diagrama de tiempos del circuito cua descripción en VHDL se muestra (determine los valores de la señal ): ( ptos.) librar ieee; use ieee.std_logic_64.all; entit circ is port ( : in std_logic; w: in std_logic_vector( downto ); : out std_logic_vector( downto )); end circ; architecture a o circ is signal s: std_logic_vector( downto ); s <= w&; with s select <= when, when, when, when, when others; end a; w w. Realice las conexiones necesarias en el siguiente decodiicador 748 para convertirlo en un DMUX de a 8. Indique las entradas salidas ( pto.) 748 A B C G GAN GAN YN YN YN YN Y4N Y5N Y6N Y7N I46 LABORATORIO D CIRCUITOS DIGITALS 5 - II

3 PONTIFICIA UNIVRSIDAD CATÓLICA DL PRÚ STUDIOS GNRALS CINCIAS DANIL LLAMOCCA PRUBA D NTRADA NOMBR : FCHA: / /5 CÓDIGO : LAB. Nº: HORARIO: H-44. Haga el código VHDL de un MUX 4 a con habilitador activo en baja. ( ptos.) hab librar ieee; use ieee.std_logic_64.all; a b c d s entit mux4 is port ( a, b, c, d: in std_logic; hab: in std_logic; s: in std_logic_vector( downto ); : out std_logic); end mux4; architecture est o mux4 is end est;. Complete el diagrama de tiempos del siguiente circuito (determine los valores de las señales ). l valor signiica desconocido. ( ptos.) w P P P P DCODR S x CODIFICADOR con prioridad x al MSB z S w P P P P. stablezca la veracidad o alsedad de los siguientes enunciados: ( pto.) a) VHDL: La sentencia when-else va dentro del bloque PROCSS. b) VHDL: l modo buer deine un pin bidireccional. c) Un decodiicador BCD a 7 segmentos puede describirse en VHDL con la sentencia with-select d) Para que el C.I. 745 uncione, se debe poner en alta ( lógico) a su señal de habilitación. I46 LABORATORIO D CIRCUITOS DIGITALS 5 - II

4 PONTIFICIA UNIVRSIDAD CATÓLICA DL PRÚ STUDIOS GNRALS CINCIAS DANIL LLAMOCCA PRUBA D NTRADA NOMBR : FCHA: / /5 CÓDIGO : LAB. Nº: HORARIO: H-444. Utilizando sólo un MUX de 4 a implemente la unción: (a,b,c) = (,5, 7). Muestre su desarrollo, así como todas las conexiones necesarias ( ptos.) Desarrollo:. l código VHDL mostrado corresponde al bloque sombreado. Para el circuito total, complete el diagrama de tiempos para la señal : ( ptos.) Architecture bhv o ejm is process (b,c,d) 4 [..] a z <= c&d; i b = then s case d is b s z when => z <= ; c when others => z <= ; ejm.vhd z d end case; else librar ieee; i c = then use ieee.std_logic_64.all; z <= ; entit ejm is port( b,c,d: in std_logic; end process; z: out std_logic_vector( downto )); end bhv; end ejm; a b c DMUX d Desconocido. Para un decodiicador a 4 con habilitador, complete el diagrama de tiempos para las señales w w tal que la salida sea la mostrada. ( pto.) w 4 DCODR w w Desconocido I46 LABORATORIO D CIRCUITOS DIGITALS 5 - II

5 PONTIFICIA UNIVRSIDAD CATÓLICA DL PRÚ STUDIOS GNRALS CINCIAS DANIL LLAMOCCA PRUBA D NTRADA NOMBR : FCHA: / /5 CÓDIGO : LAB. Nº: HORARIO: H-445. Complete el diagrama de tiempos del circuito cua descripción en VHDL se muestra (determine los valores de las señales z ): ( ptos.) librar ieee; use ieee.std_logic_64.all; entit circ is port ( w: in std_logic_vector( downto ); : out std_logic_vector( downto ); z: out std_logic); end circ; architecture bhv o circ is process (w) <= ; z <= ; i w()= then <= ; i w()= then <= ; i w()= then <= ; i w = then z <= ; end process; end bhv; w z. Utilizando sólo MUXs de a, implemente la unción (a,b,c) = ab + c ( ptos.). Responda adecuadamente: ( pto.) a) Deina el modo de Dato Buer en VHDL: b) nuncie dierencias principales entre la Descripción Concurrente la Descripción Comportamental (ó Secuencial): I46 LABORATORIO D CIRCUITOS DIGITALS 5 - II

6 PONTIFICIA UNIVRSIDAD CATÓLICA DL PRÚ STUDIOS GNRALS CINCIAS DANIL LLAMOCCA PRUBA D NTRADA NOMBR : FCHA: / /5 CÓDIGO : LAB. Nº: HORARIO: H-446. Describa en VHDL un codiicador 4 a, cua prioridad se especiica en la siguiente igura cua salida z se activa en baja. ( ptos.) Librar ieee; use ieee.std_logic_64.all; w w w w w x x x CODIFI- CADOR z w w w z x x x entit codi is port ( w: in std_logic_vector( downto ); : out std_logic_vector( downto ); z: out std_logic); end codi; architecture behaviour o codi is end behaviour;. Usando sólo MUXs de a implemente las compuertas XOR XNOR. ( ptos.). Complete, utilizando la sentencia with-select, el código VHDL del circuito cuo diagrama de tiempos se muestra. ( pto.) librar ieee; use ieee.std_logic_64.all; e g Desconocido entit dcd is port ( e,, g: in std_logic; : out std_logic); end dcd; architecture behaviour o dcd is end behaviour; I46 LABORATORIO D CIRCUITOS DIGITALS 5 - II