2. Escoja la ubicación y el nombre del proyecto. Seleccione la casilla Create project subdirectory.

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1 FACULTAD DE INGENIERÍA ELECTRÓNICA. GRUPO SEDA SEDA.ESCUELAING.EDU.CO PROFESOR: JAVIER SOTO PHD. TUTORIAL CREACIÓN, SIMULACIÓN E IMPLEMENTACIÓN DE UN PROYECTO (VHDL) EN VIVADO DESCRIPCIÓN Este tutorial implementa un proyecto que incluye tres circuitos en el mismo diseño para la tarjeta BASYS3. El objetivo es presentar los pasos para la creación, simulación e implementación de un proyecto utilizando la herramienta Vivado En los códigos incluidos en el tutorial, se presenta como ejemplo, la sintaxis básica para la descripción de circuitos combinacionales y secuenciales en VHDL. También se presenta un archivo VHDL (testbench), que permite la generación de estímulos para la simulación de los circuitos. Los circuitos incluidos en los códigos de ejemplo son: o o o Sumador Completo (sumador de tres bits). Decodificador BCD a 7 segmentos. Contador binario de 4 bits. Nota: Si no tiene configurada por defecto la BASYS3 en Vivado revise el siguiente link para hacerlo: Vivado Version and Later Board File Installation. CREACIÓN Y SÍNTESIS DE UN PROYECTO 1. Abra el software Vivado y haga click sobre el icono Create New Project. 2. Escoja la ubicación y el nombre del proyecto. Seleccione la casilla Create project subdirectory. 3. Seleccione la opción RTL Project y active la casilla Do not specify sources at this time.

2 4. Seleccione la FPGA (o tarjeta) que vaya utilizar. En este tutorial utilizaremos la tarjeta BASYS3. Puede hacer la selección por partes o por tarjetas. Family: Artix7 Device: XC7A35T Package: CPG236 Speed: Se mostrará una ventana con el resumen. Haga click en Finish para continuar. 6. Cree una nueva fuente haciendo click en File Add Sources, o haciendo click en el icono. 7. Seleccione la opción Add or create design sources.

3 8. Haga click en Create File y escriba el nombre del archivo. Para este caso usaremos vhdl_synthesis, haciendo referencia a que es un archivo de síntesis, es decir que se describirá el circuito. 9. Haga click en Finish para continuar. 10. En la siguiente ventana podría escribir los nombres de los puertos del circuito. Para este caso haga click en OK para continuar y luego en Yes para confirmar los valores. 11. Haga doble click sobre el archivo creado para abrirlo. Copie, pegue y guarde el siguiente código en el nuevo archivo.

4 Company: Escuela Colombiana de Ingeniería Julio Garavito - Grupo SEDA Engineer: Javier Soto Vargas Create Date: 08:11:38 06/02/2017 Module Name: vhdl_synthesis - Behavioral Project Name: tutorialseda_creacion_simulacion_implementacion Target Devices: BASYS3 Description: Este proyecto fue creado como parte del tutorial para creación, simulación e implementación de un proyecto VHDL en Vivado. El proyecto presenta tres circuitos: 1. Sumador completo. 2. Decodificador BCD a 7 segmentos. 3. Contador binario de 8 bits. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.std_logic_unsigned.all; entity vhdl_synthesis is Port (clk_100mhz : in std_logic; Reloj BASYS3 de 100 HMz. Puertos para sumador completo sw_a, sw_b, sw_cin : in std_logic; SW(2:0) led_f, led_cout : out std_logic; LEDS (1:0) Puertos para decodificador BCD a 7 segmentos sw_bcd : in std_logic_vector (3 downto 0); SW(6:3) anodos : out std_logic_vector (3 downto 0) := x"0"; Ánodos displays segmentos : out std_logic_vector (7 downto 0); Segmentos displays Puertos para contador binario de 8 bits pb_reset_cont : in std_logic; BTNL pb_pausa_cont : in std_logic; BTNR sw_selector_frec : in std_logic; SW(7) leds_cont : out std_logic_vector (3 downto 0)); LEDS(15:12) end vhdl_synthesis; architecture Behavioral of vhdl_synthesis is signal cont4bits : std_logic_vector(3 downto 0); Señal interna para contador binario de 8 bits signal cont_pulsos : integer range 0 to 9_999_999; Contador de pulsos para frecuencias de trabajo signal limite_pulsos : integer range 0 to 9_999_999; Limite de pulsos led_f <= sw_a xor sw_b xor sw_cin; Sumador completo: led_cout <= (sw_a and sw_b) or f <= a xor b xor cin (sw_cin and (sw_a xor sw_b)); cout <= (a and b) or (cin and (a xor b)); segmentos <= " " when sw_bcd = x"0" else 0 Decodificador BCD a 7 segmentos " " when sw_bcd = x"1" else 1 segmentos <= (abcdefgh) " " when sw_bcd = x"2" else 2 a " " when sw_bcd = x"3" else 3 - " " when sw_bcd = x"4" else 4 f g b " " when sw_bcd = x"5" else 5 - " " when sw_bcd = x"6" else 6 e c " " when sw_bcd = x"7" else 7 - h " " when sw_bcd = x"8" else 8 d " " when sw_bcd = x"9" else 9 "XXXXXXXX"; process(clk_100mhz) Contador binario de 8 bits. Incluye controles de pausa y reinicialización. if (rising_edge (clk_100mhz)) then La frecuencia de trabajo depende de limite_pulsos if (pb_reset_cont = '1') then Frecuencias posibles: cont_pulsos <= 0; F1 = 10 Hz (visible en síntesis). cont4bits <= x"0"; F2 = 10 MHz (visible en simulación) elsif (pb_pausa_cont = '0') then if (cont_pulsos >= limite_pulsos ) then cont_pulsos <= 0; cont4bits <= cont4bits + 1; else cont_pulsos <= cont_pulsos + 1; end if; else cont4bits <= cont4bits; end if;

5 end if; end process; limite_pulsos <= 1 when sw_selector_frec = '1' else Selección para frecuencia de 10 Hz 9_999_999; Selección para frecuencia de 10 MHz leds_cont <= cont4bits; Conexión de señal cont8bits con sus correspondientes leds. end Behavioral; 12. Sintetice el circuito haciendo click en. Si el circuito fue sintetizado correctamente aparecerá el mensaje Synthesis Complete en la parte superior derecha del Vivado. Revise la ventana inferior para más detalles (errores, advertencias, mensajes, reportes, etc). SIMULACIÓN DEL PROYECTO 13. Cree una nueva fuente haciendo click en File Add Sources, o haciendo click en el icono. 14. Seleccione la opción Add or create simulation sources. 15. Haga click en Create File y escriba el nombre del archivo. Para este caso usaremos vhdl_simulation, haciendo referencia a que es un archivo de simulación, es decir que describirá los estímulos para la simulación del circuito diseñado en el archivo vhdl_synthesis. 16. Haga click en Finish para continuar.

6 17. En la siguiente ventana podría escribir los nombres de los puertos del circuito. Para este caso no tiene sentido ya que es un archivo de simulación. Haga click en OK para continuar y luego en Yes para confirmar los valores. 18. Haga doble click sobre el archivo creado. Copie, pegue y guarde el siguiente código en el nuevo archivo. Note que dentro de la sección sim_1, el archivo de simulación será el módulo de más alto nivel (top module). Company: Escuela Colombiana de Ingeniería Julio Garavito - Grupo SEDA Engineer: Javier Soto Vargas Create Date: 13:41:38 06/02/2017 Module Name: vhdl_simulation - Behavioral Project Name: tutorialseda_creacion_simulacion_implementacion Target Devices: BASYS3-DDR Description: Este proyecto fue creado como parte del tutorial para creación, simulación e implementación de un proyecto VHDL en Vivado. Este archivo VHDL genera los estímulos para la simulación del componente "vhdl_synthesis" que incluyo los circuitos: 1. Sumador completo. 2. Decodificador BCD a 7 segmentos. 3. Contador binario de 8 bits. library IEEE; use IEEE.STD_LOGIC_1164.ALL; USE ieee.numeric_std.all; entity vhdl_simulation is end vhdl_simulation; architecture Behavioral of vhdl_simulation is component vhdl_synthesis is Declaración componente "vhdl_synthesis" Port (clk_100mhz : in std_logic; Reloj BASYS3 de 100 HMz. Puertos para sumador completo sw_a, sw_b, sw_cin : in std_logic; SW(2:0) led_f, led_cout : out std_logic; LEDS (1:0) Puertos para decodificador BCD a 7 segmentos sw_bcd : in std_logic_vector (3 downto 0); SW(6:3) anodos : out std_logic_vector (3 downto 0) := x"0"; Ánodos displays segmentos : out std_logic_vector (7 downto 0); Segmentos displays Puertos para contador binario de 8 bits pb_reset_cont : in std_logic; BTNL pb_pausa_cont : in std_logic; BTNR sw_selector_frec : in std_logic; SW(7) leds_cont : out std_logic_vector (3 downto 0)); LEDS(15:12) end component; Entradas. Declaración de señales para signal clk_100mhz : std_logic := '1'; instanciación y generación de estímulos signal sw_a, sw_b, sw_cin : std_logic := '0'; signal pb_reset_cont : std_logic := '0'; signal pb_pausa_cont : std_logic := '0'; signal sw_selector_frec : std_logic := '0'; signal sw_bcd : std_logic_vector (3 downto 0) := (others => '0'); Salidas. signal led_f, led_cout : std_logic;

7 signal anodos : std_logic_vector (3 downto 0); signal segmentos : std_logic_vector (7 downto 0); signal leds_cont : std_logic_vector (3 downto 0); constant clk_period : time := 10ns; Periodo del reloj: T = 10ns, F= 100 MHz uut: vhdl_synthesis port map( Instanciación del componente clk_100mhz => clk_100mhz, "vhdl_synthesize" con el nombre Puertos para sumador completo "uut" (Unit Under Test) sw_a => sw_a, sw_b => sw_b, sw_cin => sw_cin, led_f => led_f, led_cout => led_cout, Puertos para decodificador BCD a 7 segmentos sw_bcd => sw_bcd, anodos => anodos, segmentos => segmentos, Puertos para contador binario de 8 bits pb_reset_cont => pb_reset_cont, pb_pausa_cont => pb_pausa_cont, sw_selector_frec => sw_selector_frec, leds_cont => leds_cont ); estim_sum_com: process Estímulos para sumador completo. Se generan manualmente todas las sw_a <= '0'; sw_b <= '0'; sw_cin <= '0'; wait for 60ns; combinaciones posibles para las sw_a <= '0'; sw_b <= '0'; sw_cin <= '1'; wait for 60ns; tres entradas. sw_a <= '0'; sw_b <= '1'; sw_cin <= '0'; wait for 60ns; sw_a <= '0'; sw_b <= '1'; sw_cin <= '1'; wait for 60ns; sw_a <= '1'; sw_b <= '0'; sw_cin <= '0'; wait for 60ns; sw_a <= '1'; sw_b <= '0'; sw_cin <= '1'; wait for 60ns; sw_a <= '1'; sw_b <= '1'; sw_cin <= '0'; wait for 60ns; sw_a <= '1'; sw_b <= '1'; sw_cin <= '1'; wait for 60ns; wait; end process; estim_decobcd: process Estímulos para decodificador BCD a 7 segmentos. Se generan todas las combinaciones posibles para for i in 0 to 15 loop la señal "sw_bcd" mediante estructura FOR-LOOP sw_bcd <= std_logic_vector(to_unsigned(i, 4)); wait for 30 ns; end loop; end process; estim_clk: process Generación de estímulos para simular reloj a 100 MHz para el contador binario de 8 bits. clk_100mhz <= '1'; wait for clk_period/2; clk_100mhz <= '0'; wait for clk_period/2; end process; estim_cont: process Generación de estímulos para simular el contador binario de 8 bits. sw_selector_frec <= '1'; wait for clk_period*3; pb_reset_cont <= '1'; wait for clk_period; pb_reset_cont <= '0'; wait for clk_period*15; pb_pausa_cont <= '1'; wait for clk_period*7; pb_pausa_cont <= '0'; wait for clk_period*22; pb_reset_cont <= '1'; wait for clk_period; end process; end Behavioral; pb_reset_cont <= '0'; wait; 19. Para ejecutar la simulación comportamental del circuito, haga click en el icono Run Simulation y luego en Run Behavioral Simulation :

8 20. Se abrirá una ventana donde se verá la simulación generada. 21. Explore las diversas herramientas disponibles. Algunas de las más comunes son: En la ventana de simulación, haciendo click derecho sobre las señales, existen otras opciones de interés, tales como: Cambiar el color de las señales. El tipo de visualización (radix). El estilo de la onda. Agrupación de señales. Crear líneas divisoras (Divider). Creación de buses virtuales, Otras opciones. También puede crear varias ventanas de simulaciones haciendo click en Window Waveform 22. En la siguiente figura se ve la simulación del circuito después de aplicar algunas de las herramientas mencionadas anteriormente. Note que hay varios grupos de señales por cada uno de los circuitos ( Sumador completo en azul, Deco BCD en verde, Contador binario en magenta) y varias líneas divisoras ( Circuitos combinacionales, Circuito secuencial ).

9 Grupo de señales asociadas al sumador completo Señales del componente uut 23. Después de lograr la apariencia deseada en la simulación, conviene guardarla y adicionarla al proyecto usando la opción. De esta manera cada vez que inicie la simulación se mantendrá la configuración realizada. 24. Para cerrar la simulación haga click derecho sobre el icono Simulation y luego en Close Simulation. 25. Cuando realice un diseño propio seguramente tendrá que pasar por los procesos de síntesis y simulación varias veces hasta que esté conforme con el resultado. El siguiente paso será la implementación del circuito en la FPGA.

10 IMPLEMENTACIÓN DEL PROYECTO 26. Cree el archivo de configuración de pines, haciendo click en File Add Sources, o haciendo click en el icono. 27. Seleccione la opción Add or create constraints. 28. Hay dos opciones: Si ya dispone del archivo Basys3_Master.XDC con la configuración de pines, haga click en Add Files y busque el archivo, marque la opción Copy constraints files into project y haga click en Finish. Nota: puede descargar el archivo de la página web del fabricante o del siguiente link: Si no tiene el archivo haga click en Create File, ingrese un nombre para el nuevo archivo y haga click en Finish. 29. Abra el archivo y modifíquelo (o cópielo) según el código que se presenta a continuación. Tenga en cuenta que los comentarios están dados por el caracter numeral (#).

11 ## Clock signal set_property PACKAGE_PIN W5 [get_ports clk_100mhz] set_property IOSTANDARD LVCMOS33 [get_ports clk_100mhz] #create_clock -add -name sys_clk_pin -period waveform {0 5} [get_ports clk] ## Switches - Sumador Completo set_property PACKAGE_PIN V17 [get_ports {sw_cin}] set_property IOSTANDARD LVCMOS33 [get_ports {sw_cin}] set_property PACKAGE_PIN V16 [get_ports {sw_b}] set_property IOSTANDARD LVCMOS33 [get_ports {sw_b}] set_property PACKAGE_PIN W16 [get_ports {sw_a}] set_property IOSTANDARD LVCMOS33 [get_ports {sw_a}] ## Switches - Decodificador BCD set_property PACKAGE_PIN W17 [get_ports {sw_bcd[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {sw_bcd[0]}] set_property PACKAGE_PIN W15 [get_ports {sw_bcd[1]}] set_property IOSTANDARD LVCMOS33 [get_ports {sw_bcd[1]}] set_property PACKAGE_PIN V15 [get_ports {sw_bcd[2]}] set_property IOSTANDARD LVCMOS33 [get_ports {sw_bcd[2]}] set_property PACKAGE_PIN W14 [get_ports {sw_bcd[3]}] set_property IOSTANDARD LVCMOS33 [get_ports {sw_bcd[3]}] ## Switch - Selector de frecuencia para Contador Binario set_property PACKAGE_PIN W13 [get_ports {sw_selector_frec}] set_property IOSTANDARD LVCMOS33 [get_ports {sw_selector_frec}] ## LEDs - Sumador Completo set_property PACKAGE_PIN U16 [get_ports {led_f}] set_property IOSTANDARD LVCMOS33 [get_ports {led_f}] set_property PACKAGE_PIN E19 [get_ports {led_cout}] set_property IOSTANDARD LVCMOS33 [get_ports {led_cout}] ## LEDs - Contador Binario set_property PACKAGE_PIN P3 [get_ports {leds_cont[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {leds_cont[0]}] set_property PACKAGE_PIN N3 [get_ports {leds_cont[1]}] set_property IOSTANDARD LVCMOS33 [get_ports {leds_cont[1]}] set_property PACKAGE_PIN P1 [get_ports {leds_cont[2]}] set_property IOSTANDARD LVCMOS33 [get_ports {leds_cont[2]}] set_property PACKAGE_PIN L1 [get_ports {leds_cont[3]}] set_property IOSTANDARD LVCMOS33 [get_ports {leds_cont[3]}] ##7 segment display - segmentos set_property PACKAGE_PIN W7 [get_ports {segmentos[7]}] set_property IOSTANDARD LVCMOS33 [get_ports {segmentos[7]}] set_property PACKAGE_PIN W6 [get_ports {segmentos[6]}] set_property IOSTANDARD LVCMOS33 [get_ports {segmentos[6]}] set_property PACKAGE_PIN U8 [get_ports {segmentos[5]}] set_property IOSTANDARD LVCMOS33 [get_ports {segmentos[5]}] set_property PACKAGE_PIN V8 [get_ports {segmentos[4]}] set_property IOSTANDARD LVCMOS33 [get_ports {segmentos[4]}] set_property PACKAGE_PIN U5 [get_ports {segmentos[3]}] set_property IOSTANDARD LVCMOS33 [get_ports {segmentos[3]}] set_property PACKAGE_PIN V5 [get_ports {segmentos[2]}] set_property IOSTANDARD LVCMOS33 [get_ports {segmentos[2]}] set_property PACKAGE_PIN U7 [get_ports {segmentos[1]}] set_property IOSTANDARD LVCMOS33 [get_ports {segmentos[1]}] set_property PACKAGE_PIN V7 [get_ports {segmentos[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {segmentos[0]}] ##7 segment display - ánodos set_property PACKAGE_PIN U2 [get_ports {anodos[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {anodos[0]}] set_property PACKAGE_PIN U4 [get_ports {anodos[1]}] set_property IOSTANDARD LVCMOS33 [get_ports {anodos[1]}] set_property PACKAGE_PIN V4 [get_ports {anodos[2]}] set_property IOSTANDARD LVCMOS33 [get_ports {anodos[2]}] set_property PACKAGE_PIN W4 [get_ports {anodos[3]}] set_property IOSTANDARD LVCMOS33 [get_ports {anodos[3]}] ##Buttons - Contador Binario - BTNL-reset - BTNR-pausa set_property PACKAGE_PIN W19 [get_ports pb_reset_cont] set_property IOSTANDARD LVCMOS33 [get_ports pb_reset_cont] set_property PACKAGE_PIN T17 [get_ports pb_pausa_cont] set_property IOSTANDARD LVCMOS33 [get_ports pb_pausa_cont]

12 30. Genere el bitstream haciendo click en la opción. Tenga en cuenta que se ejecutarán los procesos Run Synthesis y Run Implementation automáticamente, en caso de que no se hayan realizado previamente. Cuando el proceso termine aparecerá el mensaje write_bitstream Complete en la parte superior derecha de la pantalla. 31. Asegúrese de posicionar los jumpers de la tarjeta adecuadamente, en este caso en modo de programación JTAG y alimentación a través del puerto USB. Conecte el cable USB-microUSB al puerto etiquetado como PROG, y ponga el switch de alimentación en la posición ON. Posición para alimentación por USB La imagen muestra la posición QSPI, debe moverlo a la posición JTAG Switch ON/OFF Puerto de programación 32. Para conectarse a la tarjeta debe seleccionar la opción Open Target Auto Connect. 33. Para programar la tarjeta de seleccionar la opción Program Device xc7a35t_0, y luego Program para confirmar las opciones. 34. Una vez programado el dispositivo, verifique el comportamiento del circuito moviendo los switches. Recuerde que deben funcionar simultáneamente los circuitos Sumador Completo, Deco BCD y Contador Binario.