Equilibrio de retardos en NOR2. Reequilibrio de retardos en la puerta NOR2.

Transcripción

1 TECNOLOGÍA DE COMPUTADORE Tema 6 istemas combinacionales estáticos y dinámicos Agustín Álvarez Marquina istemas combinacionales estáticos y dinámicos i (I) ubsistemas de conmutación por asignación de fuentes a la salida. Puertas NAND de 2 entradas. Equilibrio de retardos en NAND2. Puertas NOR de 2 entradas. Equilibrio de retardos en NOR2. Reequilibrio de retardos en la puerta NOR2. Otras puertas basadas en subconjuntos duales. ubsistemas de conmutación por transmisión de señal. Puertas de transmisión. Puertas triestado. 09/12/2008 Facultad de Informática, UPM. 2

2 istemas combinacionales estáticos y dinámicos i (II) ubsistemas basados en multiplexores. Multiplexores independizados respecto a la carga. Puertas XOR/XNOR. Puertas AND/NAND y OR/NOR. istemas dinámicos. El inversor dinámico. Puertas NAND y NOR dinámicas. 09/12/2008 Facultad de Informática, UPM. 3 ubsistemas de conmutación por asignación ió de fuentes a la salida Los sistemas combinacionales MO estáticos convencionales se basan en circuitos compuestos por dos redes. Dichas redes conectan la salida bien... V DD Red que asigna el valor alto V s conlatensiónalta(v DD ) cuando se trate de asignar un valor alto a la misma, con la tensión baja (V ) cuando se trate de asignar un valor bajo a la salida.... V 1 V K Red que asigna el valor bajo V 09/12/2008 Facultad de Informática, UPM. 4

3 Puertas NAND de 2 entradas (I) V DD T 1 T 2 V s T 3 T 4 V e1 V e2 V La relación de aspecto de todos los transistores es W/L= 4/2= 2 09/12/2008 Facultad de Informática, UPM. 5 Equilibrio de retardos en NAND2 (I) i los transistores n y p tienen la misma relación de aspecto entonces: Rp 3Rn Para el layout anterior los retardos son de 7 ps, 11 ps, 11 ps y 8 ps (tecnología de 0,12 µm). V e1 V e2 T 1 T 2 T 3 T 4 R Total V s 0 0 con canal con canal sin canal sin canal R p /2 (3/2R n ) V DD 0 V DD con canal sin canal sin canal con canal R p (3R n ) V DD V DD 0 sin canal con canal con canal sin canal R p (3R n ) V DD V DD V DD sin canal sin canal con canal con canal 2R n 0 Representan los peores casos 09/12/2008 Facultad de Informática, UPM. 6

4 Puertas NOR de 2 entradas (I) V DD T 1 T 2 V s T 3 T 4 V e2 V e1 V En el primer layout la relación de aspecto de todos los transistores es W/L= 4/2= 2. Para el segundo W p /L p =5 y W n /L n =2 09/12/2008 Facultad de Informática, UPM. 7 Equilibrio de retardos en NAND2 (I) i los transistores n y p tienen la misma relación de aspecto entonces: Rp 3Rn Para el layout anterior los retardos son de 15 ps, p, 4 ps, p, 4 ps y 4 ps (tecnología de 0,12 µm). V e1 V e2 T 1 T 2 T 3 T 4 R Total V s 0 0 con canal con canal sin canal sin canal 2R p (6R n ) V DD 0 V DD con canal sin canal sin canal con canal R n 0 V DD 0 sin canal con canal con canal sin canal R n 0 V DD V DD sin canal sin canal con canal con canal 1/2R n 0 09/12/2008 Facultad de Informática, UPM. 8

5 Reequilibrio de retardos en la puerta NOR2 La relación de carga resistiva equivalente entre el caso peor y el caso mejor es notoriamente dispar en este tipo de puertas. Una solución pasa por alterar la relación de aspecto entre W p y L p en los transistores de canal p, buscando reducir la resistencia equivalente del canal. Así para el layout con transistores pmo con relación de aspecto W/L=5 tenemos que el retardos para la transición bajo a alto es de 11ps. 09/12/2008 Facultad de Informática, UPM. 9 Otras puertas basadas en subconjuntos duales No es muy habitual utilizar puertas lógicas de más de dos entradas en diseños fuertemente automatizados. u comportamiento tiende a ser más desequilibrado cuanto mayor es el número de entradas, especialmente en las de tipo NOR. u reequilibrio recurriendo a la modificación de la relación de aspecto no es siempre posible por razones prácticas. Por ello se usan otros medios para construir subsistemas lógicos de múltiples entradas como son los sistemas dinámicos, que se ven posteriormente. Requieren menos área y consumo, además de presentar un mejor comportamiento temporal. 09/12/2008 Facultad de Informática, UPM. 10

6 ubsistemas de conmutación por transmisión ió de señal (I) e basan en la aplicación del principio de operación lógica por conmutación de corriente. Presentan el problema de la asignación de valores fuertes de tensión o carga a la salida. La conmutación de señales generadas por otros dispositivos sin que se restablezcan sus valores eléctricos produce una degradación progresiva en las señales transmitidas. En los sistemas duales se produce asignación de valores desded las fuentes de alimentación. ió La degradación impide el apilamiento en cascada de estos dispositivos. iti 09/12/2008 Facultad de Informática, UPM. 11 ubsistemas de conmutación por transmisión ió de señal (II) La utilización combinada con sistemas de regeneración o restablecimiento de señales fuertes desde las fuentes (ej. inversores), permite la construcción de estructuras digitales muy fiables y versátiles. e utiliza de forma generalizada en la construcción de latches, registros y biestables (estáticos y dinámicos). 09/12/2008 Facultad de Informática, UPM. 12

7 Puertas de transmisión (I) En la puerta de transmisión los papeles de la entrada y la salida son totalmente reversibles, o sea que es simétrica. Pueden producirse reflujos de señal en conmutación si no se toman adecuadas precauciones. eñales que se propaguen p en dirección contraria a la prevista. Cuando se utilizan las puertas de transmisión para conectar distintos recursos, como pilas de registros a los buses, pueden producirse colisiones de puertas lógicas a su través. E C 09/12/2008 Facultad de Informática, UPM. 13 Puertas de transmisión (II) La activación de la puerta de transmisión simple necesita dos señales complementarias a aplicar a cada transistor. En muchos casos, como en registros de desplazamiento, estas señales se generanenunpunto común para ser distribuidas a todas las transmisiones. Pero en muchos otros casos hay que generarlas en la propia puerta de transmisión. Para ello se utiliza un doble inversor, que refuerza la señal de activación a aplicar a la puerta, y genera las señales complementarias de gestión. 09/12/2008 Facultad de Informática, UPM. 14

8 Puertas de transmisión (III) Layout de una puerta de transmisión con activación única. 09/12/2008 Facultad de Informática, UPM. 15 Puertas de transmisión (IV) En cuanto a la degradación de señales, aun siendo gestionada cada señal (alta o baja) por el transistor más adecuado d (p o n, respectivamente) t no se puede evitar que se produzca una merma... en la señal alta de aproximadamente el valor de la tensión umbral del transistor p. en la señal baja de un incremento de aproximadamente el valor de la tensión umbral del transistor n. Por ello, conviene que las señales transmitidas por la puerta sean además restauradas. Para lo cual se puede utilizar inversores por ser las puertas más sencillas. El uso de un doble inversor permite generar el mismo valor de la señal original transmitida y su valor inverso, lo cual dota a la puerta de transmisión de una enorme versatilidad. 09/12/2008 Facultad de Informática, UPM. 16

9 Puertas triestado (I) on de utilidad cuando se pretende que varios sistemas digitales accedan al mismo recurso. Normalmente un bus o una vía de transmisión de señales. Para ello se pueden utilizar puertas de transmisión que bloqueen el paso de las señales desde todos los sistemas que intenten acceder excepto aquél que tenga el permiso. También se pueden utilizar puertas triestado, que incluyen los elementos de la puerta de transmisión en su misma estructura. 09/12/2008 Facultad de Informática, UPM. 17 Puertas triestado (II) Layout de un inversor triestado. 09/12/2008 Facultad de Informática, UPM. 18

10 ubsistemas basados en multiplexores Los multiplexores son elementos que se construyen muy fácilmente apartir de las puertas de transmisión, asociando éstas en pares. E1 E1 E E0 MUX 2:1 E0 C C 09/12/2008 Facultad de Informática, UPM. 19 Multiplexores independizados de la carga (I) Los multiplexores se construyen utilizando una buena parte de las innovaciones y mejoras que vimos en las puertas de transmisión. Como son el uso de inversores doblemente reforzados en el control y en la salida, generando al mismo tiempo la salida cierta y su negada. Este modo de construcción dota de una gran flexibilidad a los elementos diseñados. C E0 E0 Mux 2:1! E1! E1 C 09/12/2008 Facultad de Informática, UPM. 20

11 Multiplexores independizados de la carga (II) Layout de un multiplexor doblemente reforzados en control y salidas complementarias. 09/12/2008 Facultad de Informática, UPM. 21 Puertas XOR/XNOR A partir de un multiplexor es muy fácil construir una puerta XOR. = E 0 C 0 +E 1 C 0 = AB+ AB E 0 A MUX 2:1 E 1! C 0 B 09/12/2008 Facultad de Informática, UPM. 22

12 Puertas AND/NAND y OR/NOR Puertas AND/NAND a partir de un multiplexor. A = E 0 C 0 + E 1 C 0 = AA+ BA= AB E 0 B MUX 2:1 E 1! C 0 Puertas OR/NOR a partir de un multiplexor. = E 0 C 0 +E 1 C 0 = AB+ BB= A+B A E 0 B MUX 2:1 E 1! C 0 09/12/2008 Facultad de Informática, UPM. 23 istemas dinámicos (I) Los sistemas duales presentan varios inconvenientes: La necesidad de duplicar las redes de conmutación, construyendo una red que asigna los niveles altos y otra que asigna los bajos, cuando podría bastar con una de ellas. Evidentemente el utilizar dos redes tiene un coste en área. La diferencia de velocidad en la conmutación entre ambas redes, lo que produce notorios desequilibrios, que pueden dar lugar a la aparición de eventos no deseados. 09/12/2008 Facultad de Informática, UPM. 24

13 istemas dinámicos (II) Además, esta diferencia de velocidad entre ambas redes produce un pico de corriente muy corto pero intenso. Genera un consumo de potencia proporcional a la velocidad d del reloj utilizado. Los efectos nocivos de algunos de estos inconvenientes pueden amortiguarse mediante el uso de sistemas dinámicos. 09/12/2008 Facultad de Informática, UPM. 25 istemas dinámicos (III) Los sistemas dinámicos constan de: V DD Una red que asigna el nivel alto es un simple transistor pmo con una relación de aspecto alta. Favorece la rápida inserción de dicho nivel. Una red que asigna el nivel bajo, que se diseña como en el caso de las puertas duales, conmutada por un transistor nmo con una relación de aspecto también mejorada. V 1 V K... Φ Red que asigna el valor bajo V V s 09/12/2008 Facultad de Informática, UPM. 26

14 istemas dinámicos (IV) El reloj del sistema dinámico debe ser más veloz que la más rápida de las señales a evaluar. De lo contrario podrían producirse inestabilidades. Así mismo las señales de entrada deben proceder de un sistema dinámico y habrán de estar sincronizadas con el mismo para evitar transiciones no deseadas. En general, se puede decir que el comportamiento de este tipo de puertas con un número no muy elevado de entradas es notoriamente t mejor que el de sus equivalentes estáticas. Un inconveniente que puede ser serio en este tipo de estructuras es el de compartición de carga, que degrada los niveles lógicos altos en la salida durante la fase de evaluación. 09/12/2008 Facultad de Informática, UPM. 27 istemas dinámicos (V) La puerta tiene dos tiempos de funcionamiento, regidos por un reloj. El reloj se aplica al mismo tiempo al transistor pmo y al transistor de desconexión de la red nmo. Durante la fase baja del reloj se produce la asignación del valor alto a la salida siempre. El transistor t nmo mantiene a la red de asignación ió del nivel bajo desconectada (inactiva). Esta es la fase de precarga. 09/12/2008 Facultad de Informática, UPM. 28

15 istemas dinámicos (VI) Durante la fase alta del reloj se deja de asignar carga a la capacidad de salida, y se conecta la red de asignación del valor bajo, que evalúa el resultado definitivo que aparecerá en salida. Descargando el valor alto si el resultado debe ser bajo, o conservando la carga de la capacidad de salida si el valor debe ser alto. Esta es la fase de evaluación. 09/12/2008 Facultad de Informática, UPM. 29 istemas dinámicos (VII) A partir de este punto el proceso se repite en cada ciclo del reloj. La señal de salida no será válida en todo instante de tiempo, sino que dependerá en qué fase del reloj eoj se esté para a poder leer dicho dc valor ao o ignorarlo. ólamente en la fase posterior de la evaluación dicha señal podrá ser validada después de un intervalo de tiempo deseguridad. Denominado tiempo de estabilización (t e ), y que es algo superior al peor tiempo necesario para la descarga enla fase de evaluación. 09/12/2008 Facultad de Informática, UPM. 30

16 Puertas NAND dinámicas V DD T 1 V s V e1 T 3 T 4 V e2 V e3 T 5 T 6 V e4 T 2 Φ V 09/12/2008 Facultad de Informática, UPM. 31 Puertas NOR dinámicas V DD T 1 V s T 3 T 4 T 5 T 6 V e1 V e2 V e3 V e4 T 2 Φ V 09/12/2008 Facultad de Informática, UPM. 32