6. Diseño de circuitos integrados

Transcripción

1 6. Diseño de circuitos integrados 6.1. Sistemas síncronos 6.2. Limitaciones de diseño 6.3. Señal de reloj 6.4. Control de bus 6.5. Técnicas prohibidas, metaestabilidad 6.6. Control y datos 6.7. Estructuras escalables 6.8. Segmentación 6.9. Comunicación con sistemas asíncronos Sistemas síncronos Un sistema síncrono es aquel cuyo funcionamiento viene regido por una señal de reloj que de forma periódica cambia de valor (0, 1). En la mayoría de las ocasiones, estos sistemas son sensibles a un flanco de reloj, de subida (0 a 1) o de bajada (1 a 0). Es en estos flancos cuando se actualizan los valores de los biestables, que contienen la información del estado del sistema. 1

2 Máquina secuencial síncrona Es un tipo de sistema síncrono cuyo esquema general es: X n CIRCUITO COMBINACIONAL m Z y1 y1 + Q D CLK yp Q D yp + Máquina secuencial síncrona Circuito combinacional: en todo momento está activo, calcula la salida (Z) en función de sus entradas (X e Y), así como el estado en el instante siguiente (Y + ). Biestables (o registro): se activa exclusivamente en un flanco de reloj, en ese momento toma el valor de Y + y lo graba en memoria, haciendo que el estado del circuito pase de ser de Y a Y +. z i = f (x j, y k ) y k + = g (x j, y k ) 2

3 Máquina secuencial síncrona Como su nombre indica, la característica fundamental de estos sistemas es que son síncronos: deben ser síncronos. Por tanto hay que cuidar que así sea. La principal cuestión en el diseño de estos sistemas es su sincronismo, que viene determinado por el tratamiento que se hace a la señal de reloj. La señal de reloj, es la más delicada y hay que asegurar que llegue a todas las partes del circuito con el mínimo retardo posible, o visto de otro modo, sin alcanzar el máximo retardo admisible. Si no ocurriera esto, el comportamiento del circuito dejaría de considerarse síncrono. Máquina secuencial síncrona Causas de retardo: Capacidades en los pines de conexión. Con gran diferencia es la causa de retardo mayor, ya que la capacidad asociada es muy grande Capacidad de entrada en las puertas. Cuanto mayor es el número de puertas que atacamos con una misma señal, mayor retardo provocaremos en la misma. Capacidades de líneas de transmisión. Cuanto mas larga es la línea, mayor es el retardo que provoca. Capacidades parásitas entre líneas de transmisión. Cuanto más cerca estén las líneas, mayor capacidad asociada tienen, y mayor retardo pueden provocar. 3

4 Máquina secuencial síncrona Si realizamos el circuito con componentes discretos, no tendremos problemas de retardos, ya que los retardos asociados a las líneas no son comparables a los de las puertas (pines). En el caso de hacerlo por medio de una de las tecnologías integradas que hemos visto, por ejemplo ASIC, tendremos más problemas, por lo que es necesario cuidar más el diseño. Para diseñar y posteriormente simular el comportamiento del circuito, debemos hace un modelo de retardos: Máquina secuencial síncrona Modelo de retardos: X n CIRCUITO COMBINACIONAL m Z y1 y1 + Q D t1 CLK yp Q D yp + tp Asociamos a cada línea de reloj un retardo distinto. 4

5 Máquina secuencial síncrona El funcionamiento correcto del circuito debe ser: Un instante anterior a que flanco de reloj llegue al primer biestable debe estar preparada la salida (Z,Y + ) del circuito combinacional. De forma que Y + esté preparada para cargarse en los biestables. El último biestable actualizado debe dejar tiempo suficiente para que el nuevo estado se realimente al circuito combinacional y que éste tenga tiempo suficiente para calcular Z e Y, de forma que se pueda cumplir la primera condición. El retardo del circuito combinacional será tcc y la mayor diferencia entre retardos de los biestables ti Máquina secuencial síncrona CLK SALIDA Y ti tcc Retardo de propagación hasta el primer biestable 5

6 Máquina secuencial síncrona El retardo acumulado es el que nos va a determinar el periodo mínimo del ciclo de reloj, por tanto la frecuencia máxima a la que puede trabajar el circuito. Para minimizar el retardo, podemos: Minimizar el retardo tcc optimizando la estructura del circuito combinacional. Minimizar el retardo ti Generando señales de reloj con una potencia de salida alta (FanOUT) Minimizando la longitud de las pistas de conexión de CLK a los biestables y situarlos lo más próximos posible 6. Diseño de circuitos integrados 6.1. Sistemas síncronos 6.2. Limitaciones de diseño 6.3. Señal de reloj 6.4. Control de bus 6.5. Técnicas prohibidas, metaestabilidad 6.6. Control y datos 6.7. Estructuras escalables 6.8. Segmentación 6.9. Comunicación con sistemas asíncronos 6

7 Cargas en las líneas Fan IN. A cada entrada de una puerta le corresponde un parámetro que define la energía necesaria para cambiar de estado lógico dicha entrada. Es proporcional a la capacidad de entrada correspondiente y se expresa en picofaradios (pf) Drive Strength. Potencia que es capaz de suministrar la etapa de salida de una puerta, depende del tamaño de los transistores de salida. Lo mediremos en pf/ns. Para calcular el retardo de propagación de la señal de una salida de una puerta hasta la entrada de otra(s): FI/DS T(ns) = N Existen reglas de diseño dadas por los fabricantes para ser aplicadas a todo el circuito que especifican el valor máximo del cociente (N). Cargas en las líneas Ejemplo: 64 biestables que debemos atacar con la señal de reloj FanIN CLK, biestables = 2 DS inversor = 1,5 FanIN inversor = 1,2 N=8 X: número máximo de biestables que podemos atacar con la señal de salida de un inversor manteniendo el cociente FI/DS N = 8 2 X/1,5 8 -> X = 6 Podemos atacar 6, como tenemos 64 biestables, necesitamos 11 inversores 7

8 Cargas en las líneas Para poder actuar sobre esos 11 inversores, debemos saber cuantos inversores necesitamos desde la señal de reloj: 1,2 X / 1,5 8 -> X = 10 Podemos atacar 10 inversores con 1 inversor, por tanto debemos usar 2 inversores para 11 inversores, repartiéndolos de la forma más equilibrada posible: BIESTABLES 1..6 BIESTABLES BIESTABLES CLK BIESTABLES Retardos El retardo en las puertas se puede separar en la suma de dos: retardo = t DT + t DI Retardo de transporte (t DT ). Debido a los portadores y a los canales de los transistores. Depende de: Tipo de puerta Temperatura: a mayor Tº mayor retardo Tensión de alimentación: a mayor V DD, menor t DT Parámetros tecnológicos Retardo inercial (t DI ). Depende de la carga y descarga de las capacidades parásitas. FanIN / DriveStrength 8

9 Retardos t DI t DT frecuencia 6. Diseño de circuitos integrados 6.1. Sistemas síncronos 6.2. Limitaciones de diseño 6.3. Señal de reloj 6.4. Control de bus 6.5. Técnicas prohibidas, metaestabilidad 6.6. Control y datos 6.7. Estructuras escalables 6.8. Segmentación 6.9. Comunicación con sistemas asíncronos 9

10 Señal de reloj Como hemos visto, debemos procurar que la señal de reloj llegue a todas partes del circuito con el mínimo retardo posible. Para conseguir esto, una técnica muy empleada es especificar un esquema de reparto de la señal de reloj como en el ejemplo anterior. Estos esquemas de reparto son árboles de inversores o de buffers, de esta manera se consigue que DS aumente. Señal de reloj Otro problema importante con el que podemos encontrarnos es que los flancos de subida o bajada sean muy lentos. La velocidad de cambio de estado es proporcional a DS/FI, a mayor DS, mayor velocidad. Si los flancos son lentos podría ocurrir que unas partes del circuito se activaran antes que otra, porque puede haber diferencias en cuanto a sensibilidad a la señal de reloj. 10

11 Señal de reloj DS/FI DS/FI Contadores Estudiaremos la propagación de la señal de reloj. El módulo básico del que partimos es el sumador, full adder: a n b n C n+1 F A C n Full Adder: Circuito combinacional S n 11

12 Contadores GND F A F A F A 1 S n-1 S n-2 S 0 y n-1 Q D y n-2 Q D y 0 Q D /Q CLEAR /Q CLEAR /Q CLEAR CLK Contadores Retardos que tenemos en el circuito: Tiempo de cálculo total: n t HA Tiempo de respuesta: tiempo necesario para tener disponible el resultado: t RESP = t FF + t BUF t FF : tiempo de propagación desde CLK hasta Q t BUF : (n-1) t buf. Tiempo de propagación de CLK a lo largo de los buffers Tiempo de setup: tiempo necesario para inicializar el sistema con la señal CLEAR, que no es necesaria en todos los ciclos de reloj, pero cuando es necesaria debe funcionar. 12

13 Contadores CLK Cambios en las sumas erróneos SALIDA Y Cambios en las sumas correctos ti Retardo de propagación hasta el primer biestable tcc tsu 13