0. Repaso Electrónica Digital

Transcripción

1 0. Repaso Electrónica Digital 3.1. Funciones lógicas básicas 3.2. Lógica y transistores 3.3. Minimización de funciones booleanas 3.4. Circuitos Combinacionales 3.5. Circuitos secuenciales

2 Funciones lógicas básicas x y AND x y OR x NOT x y XOR

3 Otras funciones lógicas NAND NOR XNOR

4 Reglas del álgebra de Boole OR( + ) AND() XOR( ) x+ 0= x x 0= 0 x+ 1= 1 x 1= x x+ x= x x x= x x+ x = 1 x x = 0 x+ y= y+ x x y= y x x+ ( y+ z) = ( x+ y) + z x ( y z) = ( x y) z x ( y+ z) = x y+ x z x+ y z= ( x+ y) ( x+ z) x+ x y= x+ y x y= x y+ x y x y= x y+ x y

5 Leyes de De Morgan Permiten expresar funcionar booleanas mediante operaciones NAND y NOR. x + x x = x x... x 1 2 n 1 2 x x... x = x + x x 1 2 n 1 2 n n

6 Ejemplo 1: sumador de un bit con carry S y Co en función de A, B y Ci: A B Ci S Co

7 Ejemplo 1: solución Solución Solución Como suma de minterms : S= ( 1247,,, ) = A B C + A B C + A B C + + ABC = A ( B C) + A ( B C) = A ( B C ) i i i i i i C = (,,,) 3567 = A B C + A B C + o i i + A B C + A B C = C ( A B) + A B i i i

8 Ejemplo 1: solución Solución Solución Como producto de maxterms : S= (,,,) 0356 = ( A+ B+ Ci)( A+ B+ Ci)( A+ B+ Ci) ( A+ B+ C ) = i = ( A+ B C + B C ) ( A+ B C + B C ) = i i i i = ( A+ ( B C )) ( A+ ( B C )) = i = A ( B C ) + A ( B C ) = A ( B C) i i Co = ( 0124,,, ) = ( A+ B+ Ci) ( A+ B+ Ci) ( A+ B+ Ci) ( A+ B+ Ci) = ( A+ B) ( A B+ A B+ Ci) = = A B+ A C + A B+ B C = A B+ C ( A+ B) i i i i

9 Ejemplo 1: esquema Esquemático Esquemático A B S C i C o

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11 Lógica y transistores Hemos visto que podemos utilizar los transistores como conmutadores (switches) que podremos abrir o cerrar a voluntad con una puerta de control (la base en el transistor bipolar, gate en el transistor MOS). Mediante combinaciones de transistores obtendremos las funciones lógicas básicas. Nos centraremos en la tecnología CMOS. El transistor nmos es un buen conductor de voltajes bajos (0 lógico) y un mal conductor de voltajes altos (1 lógico). Esto es debido a la tensión umbral de los transistores MOS.

12 Lógica y transistores Por el contrario, el transistor pmos es un buen conductor de voltajes altos y un mal conductor de voltajes bajos. Inversor CMOS : V cc V cc Input Output Output

13 Lógica y transistores Se observa que los voltajes bajos en la salidas (0 lógico) se consiguen poniendo en conducción el transistor nmos (conducen bien 0 lógicos). Analogamente, voltajes altos (1 lógico) se logran cuando el pmos está en conducción (conducen bien los 1 lógicos). Para poner en conducción un transistor nmos el terminal de puerta debe estar a un voltaje alto (1 lógico). Un transistor pmos se pone en conducción cuando su terminal de puerta está a un voltaje bajo (0 lógico).

14 Lógica y transistores El resto de puertas lógicas se realizan mediante combinaciones de estos switches colocados en serie o paralelo, lo que dará lugar a diferentes funciones lógicas.

15 Lógica y transistores Switches Tipo N en serie S1 S2 S1 0 1 S2 0 1 off off off on Switches Tipo P en serie S1 S2 S1 0 1 S2 0 1 on off off off S2 Switches Tipo N en paralelo S1 S2 S off on on on Switches Tipo P en paralelo S1 S2 S1 0 1 S2 0 1 on on on off

16 Puerta NAND Una puerta NAND de dos entradas se construye con dos pmos en paralelo y dos nmos en serie. A B V cc Output=A B A B 1 1 0

17 Puerta NOR Una puerta NOR de dos entradas está formado por dos pmos en serie y dos nmos en paralelo. V cc A Output=A+B B A B 1 0 0

18 Construcción de puertas Puertas de más de 2 entradas pueden construirse sin más que añadir el correspondiente número de transistores nmos y pmos. Las puertas lógicas más sencillas (con menor número de transistores) originan un señal de salida negada. Para construir puertas no negadas: Se acude a las leyes de De Morgan. A+ B= A B AB = A+ B

19 Construcción de puertas A partir de la correspondiente no negada más un inversor. AB = AB A+ B= A+ B

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21 Minimización de funciones booleanas Hemos visto que una tabla de verdad puede venir expresada por diferentes funciones booleanas. En electrónica, es de vital importancia poder encontrar la expresión más simple que cumpla una tabla de verdad dada.

22 Minimización de funciones booleanas Esto supondrá que el número de componentes necesarios será menor (menor área y consumo) y además será más rápido (tarda menos en producir el resultado). Generar una función booleana a partir de una tabla de verdad con varias variables de entrada (4 o más) es una tarea tediosa si utilizamos el método de suma de minterms, resultando además un circuito poco optimizado. El método más utilizado de simplificación de funciones booleanas es el método de los Mapas de Karnaugh.

23 Mapas de Karnaugh Los mapas de Karnaugh son unas tablas que contienen la misma información que una tabla de verdad, pero repre-sentada de forma distinta. Un mapa tiene una celda por cada combinación de entra-das. Por ejemplo, para una función de 3 entradas, el mapa de Karnaugh correspondiente tendría 8 celdas. En general, para n entradas tendremos 2 n celdas. Lo veremos con un ejemplo. Minimizaremos la función que vimos anteriormente por este método.

24 Mapas de Karnaugh BC F A AB BC F= A B+ B C

25 Mapas de Karnaugh Construcción del mapa: En el ejemplo se coloca en las filas el valor de la variable A, que puede tomar los valores 0 y 1. En las columnas están los posibles valores de las variables B y C. El orden en que se debe hacer esto es siempre 00, 01, 11 y 10. Observese que no es en orden creciente de números binarios. Ahora se colocan los 0s y 1s de la tabla de verdad en su correspondiente celda del mapa.

26 Mapas de Karnaugh Obtención de la expresión simplificada. Dos celdas de un mapa de Karnaugh son adyacentes si se diferencian en sólo una variable de entrada. 00 AB CD

27 Mapas de Karnaugh Agrupamos celdas adyacentes que contengan 1s. El número de celdas agrupadas debe ser potencia de 2 (1, 2, 4, 8, 16 etc). Todos los 1s del mapa deben ser agrupados. Los grupos de celdas deben ser rectangula-res. No valen diagonales. Cada grupo especifica un término de una operación OR. Para determinarlo se mira qué variables de entrada permancen constantes para todos los elementos del grupo y se hace una operación AND de esas variables. Dos criterios al hacer el agrupamiento de 1s : El número de grupos debe ser el menor posible. El tamaño de los grupos debe ser el mayor posible.

28 Mapas de Karnaugh Condiciones Don t Care Al realizar un diseño hay ocasiones en las que para una determinada combinación de variables de entrada, la salida puede tomar un valor que nos es indiferente porque : Es una combinación de entradas que no se va a dar nunca. El estado de la salida para esa combinación no va a afectar al buen funcionamiento del circuito. Las condiciones don t care se denotan mediante una X, donde X puede ser 0 o 1.

29 Mapas de Karnaugh Condiciones Don t Care Las condiciones de indiferencia se utilizan de forma que lleven a una máxima simplificación de la función lógica. BC F A X X X B C F= B C+ A A

30 Mapas de Karnaugh FABCD (,,, ) = (,,2,,,9, ) CD AB B C A C D F= B C+ A C D+ B D B D

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32 Circuitos Combinacionales Son aquellos en los que los niveles lógicos de las salidas dependen únicamente de los niveles lógicos en las entra-das. Los circuitos que hemos visto hasta ahora (puertas AND, OR, XOR, NOT, etc) son circuitos combinatoriales. Construiremos algunos circuitos combinatoriales típicos a partir de las puertas lógicas. Para ello, especificaremos la lógica de estos circuitos me-diante tablas de verdad, obteniendo una función lógica de la que construiremos su esquemático.

33 Circuitos Combinacionales Multiplexores La figura muestra el símbolo del multiplexor más simple. Las entradas de un multiplexor se dividen en entradas de datos (D0 y D1) y entradas de selección (S). El multiplexor sólo tiene una salida (Y). El funcionamiento del multiplexor es muy simple: dependiendo del estado lógico de S, la salida será igual a D0 o D1. Es decir, cuando S=0, la entrada seleccionada es D0 (Y=D0), y cuando S=1 la entrada seleccionada es D1 (Y=D1). La tabla de verdad es la indicada en la figura. D0 D1 S S D0 S Y Y Y 0 D0 D1 1 D1

34 Circuitos Combinacionales Demultiplexores Los demultiplexores realizan la operación inversa al multiplexor. Tienen un único dato de entrada (D), varias salidas (Y0-Y3) y entradas para seleccionar la salida por donde debe aparecer el dato de entrada (S0,S1). La tabla de verdad y el símbolo son : D S0 S1 Y0 Y1 Y1 Y1 S1 S0 Y3 Y2 Y1 Y D D D D Y0= S1 S0 D= S0+ S1+ D Y1= S1 S0 D= S1+ S0+ D Y2= S1 S0 D= S1+ S0+ D Y3= S1 S0 D= S1+ S0+ D

35 Circuitos Combinacionales Decodificadores Funciona como un demultiplexor cuyo dato de entrada siempre fuera 1.

36 Ejemplo: sumador de 4 bits A partir de un sumador de 1 bit pueden construirse sumadores de más bits. Por ejemplo, un sumador de 4 bits es simplemente: A 3 A 2 A 1 B 3 B 2 B 1 B 0 A 0 B Full Adder C o A S C i B Full Adder C o A S C i B A Full Adder C o S C i B A Half Adder C o S B 3 B 2 B 1 B 0 A 3 A 2 A 1 A 0 C i Sumador 4 bits C o S 3 S 2 S 1 S 0 C S 3 S 2 S 1 S 0

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38 Circuitos Secuenciales Circuitos secuenciales son aquellos en los que las salidas dependen no solo de las entradas sino también de los niveles lógicos previos en las salidas. Se dice que estos elementos tienen memoria de los estados previos en los que ha estado el circuito. Por lo tanto es necesario introducir en el circuito una componente temporal. Esta se realiza mediante la introducción en el circuito de lo que se denomina reloj (clock). El reloj de un circuito digital es un tren de pulsos de una frecuencia que el diseñador debe determinar basándose en el retraso máximo que se produce en el circuito. De esta forma el tiempo queda discretizado y todos los cambios de estado de las variables de un circuito ocurren al ritmo marcado por el reloj.

39 Circuitos Secuenciales Latch D Esquema de un latch D D -Q C C clk Q

40 Circuitos Secuenciales Latch D Funcionamiento de un latch D D -Q clk=1 Q Cuando clk=1 Q=D Q=-D clk D Q

41 Circuitos Secuenciales Latch D Funcionamiento de un latch D D -Q clk=0 Q Cuando clk=0 Q i+1 =Q i -Q i+1 =-Q i Se ignora la entrada D. clk D Q

42 Circuitos Secuenciales Flip Flop D Esquema de un flip-flop D D C -QM C Q C C clk Formado por dos latches: maestro-esclavo

43 Circuitos Secuenciales Flip Flop D Esquema de un flip-flop D D -QM Q clk=0 Cuando clk=0 -QM=-D Q i+1 =Q i clk D QM Q

44 Circuitos Secuenciales Flip Flop D Esquema de un flip-flop D D -QM Q Flanco de subida del reloj: -QM i+1 =QM i Q=-QM clk D QM Q

45 Circuitos Secuenciales Flip Flop D La tabla de verdad del Flip-Flop tipo D es la mostrada en la figura. Esta tabla puede también interpretarse en función del estado actual y el estado posterior del Flip-Flop. Se ha hecho la tabla de verdad para el caso del Flip-Flop disparado en el flanco de subida.. D CLK Q n+1 X 0 Q n X 1 Q n D Estado Actual Estado Posterior Q D Q X 0 0 X 1 1 Q Flip-Flop D CLK Q

46 Circuitos Secuenciales Flip Flop D CLK D Q Tal y como se observa en la tabla de verdad, el único instante en que la entrada D se hace transparente en la salida es en el flanco de subida. El resto del tiempo (CLK=0,CLK=1) el flip-flop guarda el dato obtenido en el flanco de subida. De esta forma los datos de salida del flip-flop están sincronizados con el reloj.

47 Circuitos Secuenciales Ejemplo: sumador de 4 bits en serie A S S B C in Co D Flip-Flop D Q CLK Q en CONTADOR clk