Unidad 3: Circuitos digitales.

Transcripción

1 A- Appendix A - Digital Logic Unidad 3: Circuitos digitales. Diapositivas traducidas del libro Principles of Computer Architecture Miles Murdocca and Vincent Heuring Appendix A: Digital Logic 999 M. Murdocca and V. Heuring A-2 Appendix A - Digital Logic Objetivos generales El objetivo de este tema es abordar los principios básicos de la lógica digital, que pueden aplicarse en el diseño de una computadora digital. Lograr el entendimiento de los principios de la Lógica combinatoria y de la Lógica Secuencial, utilizadas en el diseño de circuitos lógicos digitales, a partir de los cuales es posible construir integramente una computadora. Estos circuitos implementan las operaciones básicas de mas bajo nivel, de las cuales depende el funcionamiento de una computadora. 999 M. Murdocca and V. Heuring Page

2 A-3 Appendix A - Digital Logic Indice general Lógica Combinatoria: Definiciones Algebra de Boole Componentes digitales Lógica Secuencial: Maquina de Estados Finitos FLIP_FLOPS: Circuito S-R sincrónico Circuito D Flip-Flop Circuito J-K Flip-Flop Circuito Master-Slave Flip-Flop Registros Contadores 999 M. Murdocca and V. Heuring A-4 Appendix A - Digital Logic Algunas definiciones Unidad lógica Combinatoria: un circuito lógico digital en el cual las decisiones lógicas se toman exclusivamente en base a las combinaciones de las entradas. Ejemplo: un sumador. Unidad lógica Secuencial: un circuito donde las decisiones se adoptan no sólo en virtud de las combinaciones de entrada sino también de la historia anterior de las mismas entradas. Ejemplo: una unidad de memoria. Máquina de estado finito: Un circuito que posee un estado interno y cuya salida es función de las entradas corrientes y de la historia previa de sus entradas 999 M. Murdocca and V. Heuring Page 2

3 A-5 Appendix A - Digital Logic Indice general Lógica Combinatoria: Definiciones Algebra de Boole Componentes digitales Lógica Secuencial: Maquina de Estados Finitos FLIP_FLOPS: Circuito S-R sincrónico Circuito D Flip-Flop Circuito J-K Flip-Flop Circuito Master-Slave Flip-Flop Registros Contadores 999 M. Murdocca and V. Heuring A-6 Appendix A - Digital Logic Logica Secuencial: Modelo clásico de una Máquina de Estados Finitos Una MEF está compuesta de una unidad lógica combinacional y elementos de retardo (llamados flip-flops). S i : elementos de retardo, uno por cada línea de entrada (líneas de estado) D - D n : salidas internas, que producirán el nuevo estado Q i : nuevos bits de estado Señal de sincronismo: D i ->S i ->Q i 999 M. Murdocca and V. Heuring Page 3

4 A-7 Appendix A - Digital Logic Máquinas de Estado Finito (I) Las máquinas de estado finito basan su funcionamiento en los AUTÓMATAS FINITOS, son entes matemáticos que permiten dar un soporte teórico a numerosos desarrollos relacionados con la informática (para nuestra asignatura, los circuitos secuenciales). Inicialmente se puede ver al autómata como una "caja negra" con entradas y salidas, cuyo comportamiento se observan en instantes sucesivos discretos: t ; t ; t2 ;... Un estímulo o entrada E(t) en el instante t produce una respuesta S(t+) en el instante (t+), respuesta que dependerá del estímulo o entrada E(t) y de una función del tiempo H(t): S(t+) = F( H(t), E(t) ) 999 M. Murdocca and V. Heuring A-8 Appendix A - Digital Logic Máquinas de Estado Finito (II) Considerar que: H(t) está completamente definida por la historia previa del autómata. Existe un número finito de elementos de memoria, por lo tanto H(t) no puede tomar más que un número finito de valores distintos llamados ESTADOS INTERNOS DEL AUTÓMATA. S(t+) = F( H(t), E(t) ) 999 M. Murdocca and V. Heuring Page 4

5 A-9 Appendix A - Digital Logic Máquinas de Estado Finito (III) Funciones de transición Si al estado del autómata en el instante t se lo denomina Q(t) entonces: ) S(t+) = F( Q(t), E(t) ) Lo cual indica que la salida depende del estado en el instante t y de las entradas E(t). El estado posterior a los estímulos o entradas, Q(t+) dependerá también de E(t) y de Q(t); o sea: 2) Q(t+) = G( Q(t), E(t) ) Las ec. ) y 2) permiten calcular paso a paso el comportamiento del autómata, cualquiera sea la sucesión de estímulos que pueda recibir en un instante t. Las funciones F y G o FUNCIONES DE TRANSICIÓN pueden representarse en forma de tablas o de diagramas: 999 M. Murdocca and V. Heuring A- Appendix A - Digital Logic Máquinas de Estado Finito (IV) Si al estado del autómata en el instante t se lo denomina Q(t) entonces: Ejemplo : autómata cuyo comportamiento es el siguiente: Q(t+) = E(t) E Q (t) S Q(t+) E/S / / / / Q(t+) 999 M. Murdocca and V. Heuring Page 5

6 A- Appendix A - Digital Logic Máquinas de Estado Finito (V) Ejemplo 2: Autómata para suma binaria en serie. Las entradas indican las parejas de números a sumar, la salida S presenta la suma de los números binarios introducidos, los estados posibles ( o ) indican, en cada caso) el arrastre producido. Entradas Estado Actual Salida Estado Siguiente A B Q(t) S Q(t+) 999 M. Murdocca and V. Heuring A-2 Appendix A - Digital Logic FLIP-FLOPS Los elementos de memoria en un circuito secuencial se denominan flip-flops. Un flip-flop posee dos salidas, Q y Q', y dos entradas, set y reset (Flip-Flop SR). Un flip flop posee dos salidas, una para el valor normal y otra para el valor complementado almacenado en él. Un flip-flop puede construirse a partir de dos compuertas NAND o dos compuertas NOR 999 M. Murdocca and V. Heuring Page 6

7 A-3 Appendix A - Digital Logic Compuerta NOR con tiempo de retardo El tiempo requerido para que una señal se propague desde las entradas de una compuerta lógica hasta sus salidas no es nulo. El retardo entre la E/S es la base de funcionamiento de un elemento importante de la memoria, el flip-flop. Este no se indica en los circuitos, pero su presencia está implícita 999 M. Murdocca and V. Heuring A-4 Appendix A - Digital Logic Circuito biestable Flip-Flop S-R (I) Es un conjunto de compuertas lógicas que mantiene estable el estado de la salida aun luego de que las entradas pasen a un estado inactivo. Salida de un flip-flop queda determinada tanto por las entradas actuales, y por la historia de las mismas. Se puede utilizar para almacenar un bit de información, sirve como bloque constructivo para memorias de computadoras. Es necesario un nuevo circuito combinacional en el que se pueda lograr este comportamiento. Un flip flop se puede utilizar para almacenar un bit de información. 999 M. Murdocca and V. Heuring Page 7

8 A-5 Appendix A - Digital Logic Circuito biestable Flip-Flop S-R(II) El flip-flop tiene dos estados útiles. Cuando Q = y Q =, se encuentra en el estado set (o estado ). Cuando Q = y Q =, se encuentra en el estado clear (o estado ). Las salidas Q ( salida normal) y Q (salida negada) El estado binario del flip-flop se toma con el valor de la salida normal (Q). Compuerta 2 Compuerta 999 M. Murdocca and V. Heuring A-6 Appendix A - Digital Logic Flip-Flop SR o SC (I) Supongamos: S=, R=, Q= y Q =. Si en un momento determinado cambiamos la entrada S de a, la salida de la compuerta (Q ) cambiará de a. Como esta salida es también una de las entradas de la compuerta 2, al haber un y un como entrada, su salida (Q) pasará de a. Como antes, ahora la salida de la compuerta 2 (Q) es una de las entradas de la compuerta. Como hubo un cambio de a debemos ver que efecto tiene esto en la salida de la compuerta. Las entradas son y a lo que la compuerta NOR responderá con un a la salida (Q ). Como esta estaba en, el FF queda en un estado estable y no hay mas cambios. 999 M. Murdocca and V. Heuring Page 8

9 A-7 Appendix A - Digital Logic Flip-Flop SR o SC (II) Estado inicial: S=, R=, Q= y Q =. Compuerta : S=; R=; Q =. Compuerta 2: R= ; Q= Q =. Compuerta : S= ; Q= Q =. Como estaba en FF queda en un estado estable y no hay mas cambios. ( estado set). 999 M. Murdocca and V. Heuring A-8 Appendix A - Digital Logic Flip-Flop SR o SC (III) Nuestro estado actual es: S=, R=, Q= y Q =. Al cambiar la entrada S de a, la salida de la compuerta (Q ) deberá dar un. Como ya está en esto no produce ningún otro cambio. Estando ahora en S=, R=, Q= y Q =, si nuevamente colocamos en la entrada S, la compuerta responderá a las entradas y con un. Como la salida (Q ) está en, no habrá cambios. Para finalizar, estando en S=, R=, Q= y Q =, si nuevamente colocamos la entrada S en, no se efectuará ningún cambio en el estado del FF. 999 M. Murdocca and V. Heuring Page 9

10 A-9 Appendix A - Digital Logic Flip-Flop SR o SC (IV) Podemos resumir el comportamiento para el FF cuando aplicamos un pulso en S (subir a y bajar a nuevamente ) de la siguiente manera: Estando el FF en (Q n = ) si aplicamos un pulso en S el estado futuro será (Q n+ = ). Estando el FF en (Qn= ) si aplicamos un pulso en S el estado futuro será (Q n+ = ). Con esto podemos decir que si aplicamos un pulso en S, independientemente del estado actual, (Q n ) el estado futuro será (Q n+ = ) 999 M. Murdocca and V. Heuring A-2 Appendix A - Digital Logic Flip-Flop SR o SC (I) A continuación se presenta la tabla de funcionamiento (tabla de estados de verdad) de este biestable: S C Q t Q t+?? 999 M. Murdocca and V. Heuring Page

11 A-2 Appendix A - Digital Logic Flip-Flop SR o SC (V) Supongamos: S=, R=, Q= y Q =. Si en un momento determinado cambiamos la entrada R de a, la salida de la compuerta 2 (Q) cambiará de a. Como esta salida es también una de las entradas de la compuerta, al haber un y un como entrada, su salida (Q ) pasará de a. Como antes, ahora la salida de la compuerta (Q ) es una de las entradas de la compuerta 2. Como hubo un cambio de a debemos ver que efecto tiene esto en la salida de la compuerta 2. Las entradas son y a lo que la compuerta NOR responderá con un a la salida (Q). Como estaba en, el FF queda en un estado estable y no hay mas cambios. ( estado clear ) 999 M. Murdocca and V. Heuring A-22 Appendix A - Digital Logic Flip-Flop SR o SC (V) Nuestro estado actual es: S=, R=, Q= y Q =. Al cambiar la entrada R de a, la salida de la compuerta 2 (Q) deberá dar un. Como ya está en esto no produce ningún otro cambio. Estando ahora en S=, R=, Q= y Q =, si nuevamente colocamos en la entrada R, la compuerta 2 responderá a las entradas y con un. Como la salida (Q) está en, no habrá cambios. Para finalizar, estando en S=, R=, Q= y =, si nuevamente colocamos la entrada R en, no se efectuará ningún cambio en el estado del FF. ( estado clear ) 999 M. Murdocca and V. Heuring Page

12 A-23 Appendix A - Digital Logic Flip-Flop SR o SC (V) Podemos resumir el comportamiento para el FF cuando aplicamos un pulso en R (subir a y bajar a nuevamente ) de la siguiente manera: Estando el FF en (Qn= ) si aplicamos un pulso en R el estado futuro será (Qn+ = ). Estando el FF en (Qn= ) si aplicamos un pulso en R el estado futuro será (Qn+ = ). Con esto podemos decir que si aplicamos un pulso en R, independientemente del estado actual, (Qn) el estado futuro será (Qn+ = ) 999 M. Murdocca and V. Heuring A-24 Appendix A - Digital Logic Flip-Flop SR o SC (I) A continuación se presenta la tabla de funcionamiento (tabla de estados de verdad) de este biestable: S R Q t Q t+?? 999 M. Murdocca and V. Heuring Page 2

13 A-25 Appendix A - Digital Logic Flip-Flop SR o SC (VI) Podemos resumir el comportamiento para el FF cuando mantenemos S y R iguales a de la siguiente manera: Estando el FF en (Qn= ) si mantenemos S y R iguales, el estado futuro será (Qn+ = ) Estando el FF en (Qn= ) si mantenemos S y R iguales, el estado futuro será (Qn+ = ) Con esto podemos decir que si mantenemos S y R iguales a, el estado futuro será igual al estado presente futuro, Qn = Qn+ 999 M. Murdocca and V. Heuring A-26 Appendix A - Digital Logic Flip-Flop SR o SC (I) A continuación se presenta la tabla de funcionamiento (tabla de estados de verdad) de este biestable: S R Q t Q t+?? 999 M. Murdocca and V. Heuring Page 3

14 A-27 Appendix A - Digital Logic Representación de Flip-Flop SR o SC Tabla de verdad: muestra el comportamiento del estado futuro en función de las entradas y el estado presente. Se utiliza para obtener la ecuación característica. Tabla característica: también muestra el comportamiento del estado futuro pero de una manera mas compacta que la tabla de verdad. Ecuación característica: es otra forma de describir el comportamiento del estado futuro, pero a menudo mas útil durante el análisis de circuito porque puede ser utilizada como parte de una expresión booleana. Tabla de excitación: se obtiene de la ecuación característica. Muestra las entradas que se necesitan para pasar de un estado a otro. Se utilizan en la síntesis de circuitos secuenciales. 999 M. Murdocca and V. Heuring Representaciones de Flip-Flop SR o SC A-28 Appendix A - Digital Logic Tablas de estado de verdad 999 M. Murdocca and V. Heuring Page 4

15 A-29 Appendix A - Digital Logic Flip-Flop SR o SC (I) A continuación se presenta la tabla de funcionamiento (tabla de estados de verdad) de este biestable: S C Q t Q t+?? 999 M. Murdocca and V. Heuring A-3 Appendix A - Digital Logic Flip-Flop SR: Tabla de excitación Consiste en definir qué valor debe ingresarse por las entradas del biestable para que un cierto cambio de estados sea posible, Se utilizan en la síntesis de circuitos secuenciales. Q t Q t+ R x S Explicación : Observando la tabla de funcionamiento hay dos situaciones en que se verifica este cambio de estado: en ambos casos por S ingresa un y por R puede ingresar o. Esto implica que independientemente del valor de R (x) por S debe ingresar un x Observando la tabla de funcionamiento se verifica que hay una sola situación en que se verifica este cambio de estado: Cuando por R ingresa un y por S ingresa un Observando la tabla de funcionamiento se verifica que hay una sola situación en que se verifica este cambio de estado: Cuando por R ingresa un y por S ingresa un Observando la tabla de funcionamiento se verifica que hay dos situaciones en que se verifica este cambio de estado: en ambos casos por R ingresa un y por S puede ingresar o. Esto implica que independientemente del valor de S (x) por R debe ingresar un 999 M. Murdocca and V. Heuring Page 5

16 A-3 Appendix A - Digital Logic Flip-Flop SR o SC (VII) Supongamos: S=, C=, Q= y Q =. Si en un momento determinado cambiamos la entrada S de a, como se vio al comienzo, la salida de la compuerta (Q ) cambiará de a quedando en un estado estable y no hay mas cambios. Estando ahora en S=, C=, Q= y Q =, si colocamos en la entrada C, la compuerta 2 responderá a las entradas y con un, y la salida (Q) cambiará de a. Note que ambas salidas Q y Q son ahora ambas iguales a, y aunque funcionalmente esto está bien, hay una contradicción con el tener una salida como el complemento de la otra. Estando ahora en S=, C=, Q= y Q =, podemos hacer tres cosas:. Bajar S a cero, esperar que el FF se coloque en un estado estable y luego bajar C a cero. 2. Bajar C a cero, esperar que el FF se coloque en un estado estable y luego bajar S a cero. 3. Bajar S y C a cero simultáneamente. 999 M. Murdocca and V. Heuring A-32 Appendix A - Digital Logic Flip-Flop SR o SC (VII) Estando ahora en S=, C=, Q= y Q =, podemos hacer tres cosas:. Bajar S a cero, esperar que el FF se coloque en un estado estable y luego bajar C a cero. 2. Bajar C a cero, esperar que el FF se coloque en un estado estable y luego bajar S a cero. 3. Bajar S y C a cero simultáneamente. 999 M. Murdocca and V. Heuring Page 6

17 A-33 Appendix A - Digital Logic Forma de onda de una señal de reloj En general, se necesita una forma de ordenar los diferentes eventos que producen cambios de estados. Para esto se usan relojes: Un reloj (clock) es un circuito capaz de producir señales eléctricas de oscilantes, con una frecuencia uniforme. Esta señal es una serie de pulsos rectangulares o cuadrados y se distribuye a todas las partes del sistema. Algunas de sus salidas cambian de estado sólo cuando la señal de reloj hace una transición. Cuando la señal de reloj cambia de a, se le denomina Flanco de Subida o Positivo, cuando pasa de a se le conoce como Flanco de Bajada o Negativo. 999 M. Murdocca and V. Heuring A-34 Appendix A - Digital Logic Forma de onda de una señal de reloj Señal de sincronismo de reloj: para lograr una sincronizacion controlada de los circuitos de logica secuencial. Cada flip-flop se sincroniza a si mismo al aceptar cambios de sus entradas solo en instantes determinados 999 M. Murdocca and V. Heuring Page 7

18 A-35 Appendix A - Digital Logic Señal de reloj Frecuencia de la señal de reloj: a la inversa de su periodo o ciclo. Ej.: Periodo de 25 ns./ciclo-> la frecuencia = /25 ciclos/ns, o sea 4 millones de ciclos por segundo o 4 MHz. (ns= -9 seg). Si los estados de un circuito son sensibles a la secuencia temporal de las señales de entrada-> variación transitoria de los estados y deriva en mal funcionamiento Señal de sincronismo: permite la eliminación de riesgos por medio de la creación de circuito biestable sincrónico. 999 M. Murdocca and V. Heuring A-36 Appendix A - Digital Logic Prefijos Normalizados para la denominación de períodos y frecuencias For computer memory, K = 2 = 24. For everything else, like clock speeds, K =, and likewise for M, G, etc. 999 M. Murdocca and V. Heuring Page 8

19 A-37 Appendix A - Digital Logic Circuito S-R sincrónico R y S ya no pueden cambiar el estado del circuito hasta que no reciba un nivel alto en CLK. Si los cambios en R y S se producen mientras la señal de reloj está en su estado (bajo) el estado del flip flop no se modifica. Sólo cuando la señal de reloj pase a los nuevos estados de R y S, estables, se almacenarán en el flip flop. 999 M. Murdocca and V. Heuring A-38 Appendix A - Digital Logic Circuito D-FLIP-FLOP Desventaja del flip_flop R-S : para almacenar un o un, hace falta aplicar un a una de dos entradas diferentes y un a la otra (según el valor que se desea almacenar). Alternativa: aplicar un o un a una única entrada, lleva a a un flip flop D. Se obtiene conectando las entradas R y S entre ellas a través de un circuito inversor. Cuando se activa la señal de reloj, el valor de D queda almacenado en el flip flop. Desventaja: En situaciones en que existen realimentaciones desde las salidas hacia la entrada, a través de otros circuitos, el flip-flop puede cambiar de estado mas de vez en un ciclo de reloj. 999 M. Murdocca and V. Heuring Page 9

20 A-39 Appendix A - Digital Logic Clocked D Flip-Flop C: representa la señal de sincronismo El flip-flop D, sincronizado, llamado latch, presenta un problema potencial. Como solución: se suele cortar el lazo de realimentación a través de otra estructura. El flip-flop Master-Slave soluciona este problema. 999 M. Murdocca and V. Heuring A-4 Appendix A - Digital Logic Master-Slave Flip-Flop Cuando se utiliza un biestable en situaciones en las que existe realimentación desde la salida hacia la entrada a través de otros circuitos, esta realimentación puede provocar que el flip flop cambie sus estado más de una vez en un ciclo de reloj. 999 M. Murdocca and V. Heuring Page 2

21 A-4 Appendix A - Digital Logic Master-Slave Flip-Flop Un flip flop maestro-esclavo se construye con dos FF. Durante la subida del pulso de reloj se habilita el maestro y se deshabilita el esclavo. La información de entrada es transmitida hacia el FF maestro. Cuando el pulso baja nuevamente a cero se deshabilita el maestro lo que evita que lo afecten las entradas externas y se habilita el esclavo que pasa al mismo estado del maestro. El comportamiento del flip-flop maestro- esclavo hace que los cambios de estado coincidan con la transición del flanco negativo del pulso. 999 M. Murdocca and V. Heuring A-42 Appendix A - Digital Logic Flip-Flop J-K- Además de los anteriores son muy comunes los flip-flops J-K El flip-flops J-K se comporta en forma similar al flip-flop S-R excepto porque cuando las dos entradas valen simultáneamente, el circuito conmuta el estado anterior de su salida. 999 M. Murdocca and V. Heuring Page 2

22 A-43 Appendix A - Digital Logic Resumen de Flip-Flop 999 M. Murdocca and V. Heuring A-44 Appendix A - Digital Logic Registros Un flip-flop D almacena un único bit de información. Un grupo de N bits, que forman una palabra puede almacenarse en N flip-flops D organizados. Esta disposición se conoce como registro. Representación abstracta de un registro de 4 bits. 999 M. Murdocca and V. Heuring Page 22

23 A-45 Appendix A - Digital Logic Registro de cuatro bits La información de las entradas Di se carga en el registro cuando las señales de Escritura y Habilitación están en su estado alto, en forma sincronizada con la señal de reloj. Los contenidos del registro pueden leerse en las salidas Q i solo si la línea de habilitación esta en su estado alto. Si la línea esta en su estado bajo los buffers de tres estados ubicados a la salida se encuentran eléctricamente desconectados. Algunos registros típicos son: Contadores, Decontadores, de desplazamiento. 999 M. Murdocca and V. Heuring A-46 Appendix A - Digital Logic Contador de Modulo-8 Un contador es un tipo distinto de registro, en el que los patrones binarios de salida recorren en secuencia un cierto rango de números binarios 999 M. Murdocca and V. Heuring Page 23

24 A-47 Appendix A - Digital Logic Contador de Modulo-8 El ej. recorre la secuencia binaria,,,,,, y, repitiendo luego la operación. Se utilizan 3 flip-flop J-K en modo T, y cada entrada de reloj se conecta a través de una compuerta Y con la salida Q de la etapa anterior, lo que divide la frecuencia de reloj a la mitad en cada caso. Como resultado se tiene una cadena de flip flop operando a velocidades que difieren en potencias de 2, correspondientes a la secuencia de patrones binarios que va de a. El agregado de la línea asincrónica RESET, de funcionamiento activo en estado bajo, que lleva el contador en forma independiente de los estados del reloj o de la línea de habilitación. Este diseño se puede extender a tamaños mayores debido a que no se lo trata como una maquina de estados con propósitos de diseño en las que se enumeran todos los estados. Es una maquina de estados finitos. 999 M. Murdocca and V. Heuring Page 24