MICROCONTROLADORES MCS-51

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1 DEPARTAMENTO DE ELECTRONICA Y TELECOMUNICACIONES ESCUELA UNIVERSITARIA DE INGENIERIA TECNICA INDUSTRIAL E INGENIERIA TECNICA EN TOPOGRAFIA VITORIA-GASTEIZ UNIVERSIDAD DEL PAIS VASCO - EUSKAL HERRIKO UNIBERTSITATEA MICROCONTROLADORES MCS-51 ANGEL Mª ALEDO AMORÓS Profesor Titular del Departamento de Electrónica y Telecomunicaciones FEBRERO 1992 J. M. GIL-GARCIA LEIVA Profesor Asociado del Departamento de Electrónica y Telecomunicaciones Rev. MARZO 2000

2 MICROCONTROLADORES MCS FAMILIA DE MICROCONTROLADORES MCS INTRODUCCION CARACTERISTICAS FUNDAMENTALES DESCRIPCION DE LAS PATILLAS ARQUITECTURA DE LA FAMILIA MCS INTRODUCCION RESUMEN GENERAL SOBRE MEMORIAS Y REGISTROS METODOS DE DIRECCIONAMIENTO FUNCIONES PERIFERICAS DENTRO DEL CHIP Facilidades I/O Patillas de entrada/salida drenador abierto Patillas de entrada/salida cuasibidireccionales Bus de Microprocesador Sistema de interrupciones Temporizadores/Contadores Comunicación serie Protocolo para comunicación entre procesadores HARDWARE DE LA CPU DECODIFICADOR DE INSTRUCCIONES CONTADOR DE PROGRAMA (PC) MEMORIA INTERNA RAM RAM interna de datos Bancos de registros Registros de funciones especiales (SFR) Registro A Registro B Registro de palabra de estado de programa (PSW) Apuntador de datos (DPTR) Apuntador de pila (SP) SECCION ARITMETICA SECCION DE CONTROL DE PROGRAMA PROCESADOR BOOLEANO OSCILADOR Y CIRCUITERIA DE TEMPORIZACION. 25 MCS - 51 i

3 3.8..-TEMPORIZACION DE LA CPU ORGANIZACION DE LA MEMORIA CONTADOR DE PROGRAMA MEMORIA DE PROGRAMA MEMORIA INTERNA RAM RAM interna de datos Registros de funciones especiales Registro de Palabra de Estado de Programa (PSW) ACCESO A LA MEMORIA EXTERNA HABILITACION DE ACCESO A PROGRAMA (PSEN) HABILITACION DEL LATCHEADO DE DIRECCIONES (ALE) SOLAPAMIENTO DE MEMORIA EXTERNA DE DATOS Y DE PROGRAMA ACCESO A MEMORIA EXTERNA. CICLO DE SINCRONISMO DEL BUS Secuencia de lectura de la memoria de programa Secuencia de lectura de memoria de datos Secuencia de escritura en memoria de datos DIRECCIONAMIENTO DE OPERANDOS DIRECCIONAMIENTO DE REGISTRO DIRECCIONAMIENTO DIRECTO DIRECCIONAMIENTO POR REGISTRO INDIRECTO DIRECCIONAMIENTO INMEDIATO DIRECCIONAMIENTO INDIRECTO POR REGISTRO-BASE + REGISTRO-INDICE._ DIRECCIONAMIENTO DE SFR Y RAM INTERNA DE DATOS EN EL 8032/ ESTRUCTURAS DE PUERTO Y OPERACION CONFIGURACIONES DE ENTRADA/SALIDA I/O ESCRIBIENDO EN UN PUERTO CONEXION DE CARGAS AL PUERTO Y CONSIDERACIONES DE INTERFACE CARACTERISTICAS DE LECTURA-MODIFICACION-ESCRITURA SISTEMA DE INTERRUPCIONES REGISTRO DE HABILITACION DE INTERRUPCIONES (IE) PRIORIDAD DE LAS INTERRUPCIONES Estructura del nivel de prioridades. 50 MCS - 51 ii

4 Estructura de prioridad dentro de cada nivel Registro de prioridad de la interrupciones (IP) PROTOCOLO DE RESPUESTA DE LAS INTERRUPCIONES INTERRUPCIONES EXTERNAS TIEMPOS DE RESPUESTA EJECUCION PASO A PASO (SINGLE STEP) TEMPORIZADORES / CONTADORES (T/C) REGISTRO DE MODO DE FUNCIONAMIENTO DE LOS T/C (TMOD) REGISTRO DE CONTROL DE LOS T/C (TCON) MODOS DE FUNCIONAMIENTO DE LOS T/C Modo Modo Modo Modo CONFIGURACION DE LOS T/C FORMA DE OPERAR TEMPORIZADOR/CONTADOR 2 (T/C 2 EN 8031/8052) Configuración del T/C Registro de control del T/C 2 (T2CON) COMUNICACION SERIE CONTROL DEL PUERTO SERIE Y SUS REGISTROS Registro de control del puerto serie (SCON) MODOS DE OPERACION Modo Registro de Desplazamiento (MODO 0) Modos UART (Modos 1, 2 y 3) Modo Modos 2 y Comunicación Multiprocesador Formatos típicos de transmisión en serie GENERACION DE VELOCIDAD DE TRANSMISION CON EL T/C GENERACION DE VELOCIDAD DE TRANSMISION CON EL T/C RESET CONTENIDO DE LOS SFR DESPUES DE UN RESET RESET DE ENCENDIDO. 80 MCS - 51 iii

5 12.-ALIMENTACION Y CARACTERISTICAS DE CONSUMO FUNCIONAMIENTO EN BAJO CONSUMO (HMOS) MODOS DE REDUCCION DE CONSUMO (CHMOS) Registro de Control de Alimentación (PCON) Modo IDLE (marcha en vacío) Modo POWER DOWN (bajo consumo) INSTRUCCIONES DE LA FAMILIA MCS FUNCIONAMIENTO DE LOS FLAGS DEL PSW JUEGO DE INSTRUCCIONES RESUMEN DE INSTRUCCIONES QUE AFECTAN A LOS FLAGS MICROCONTROLADOR DS REGISTROS PROPIOS DEL DS Registro PCON Registro IP Registro MCON Registro TA MODO PROGRAM LOAD. 133 Indice de figuras CAPÍTULO 1 fig Configuración de patillas 3 fig Símbolo lógico 3 CAPÍTULO 2 fig Diagrama de bloques 6 fig Diagrama de bloques de la arquitectura interna 6 fig Estructura de la memoria 7 fig Estructura de la memoria RAM interna 8 fig Registros de funciones especiales 9 fig Direccionamiento de memoria externa 12 fig Conexión de señales según mapeado de memoria 12 fig Sistema de interrupciones 13 fig Contador/Temporizador 1 Modo 0. Contador 13 bits 15 fig Contador/Temporizador 1 Modo 1. Contador 16 bits 15 fig Contador/Temporizador 1 Modo 2. Contador 8 bits con autorrecarga 16 fig Contador/Temporizador 0 Modo 3. Dos contadores de 8 bits 16 fig Diagrama de bloques del puerto serie (UART) 17 fig Métodos para enlazar el puerto serie 18 MCS - 51 iv

6 fig Método para la expansión de las I/O 18 fig Formatos típicos de datos 19 CAPÍTULO 3 fig Diagrama de bloques funcional de la familia fig Registros de funciones especiales 23 fig Circuito oscilador para fig Circuito oscilador para fig Conexión de oscilador externo 26 fig Conexión de oscilador externo 26 fig Secuencias de búsqueda/ejecución 27 CAPÍTULO 4 fig Mapa de memoria 28 fig RAM interna 30 fig RAM interna de datos 31 fig Resumen de registros de funciones especiales 32 fig Mapa de registros de funciones especiales 33 fig Bits direccionables en la memoria de registros 34 CAPÍTULO 5 fig a - Ejecución de programa desde memoria externa (sin MOVX) 38 fig 5.1.b - Ejecución de memoria externa de programa (con MOVX) 39 fig Búsqueda en memoria de programa externa 40 fig Ciclo de lectura en memoria de datos externa 41 fig Ciclo de escritura en memoria de datos externa 42 CAPÍTULO 7 fig Latches y buffers de puertos 46 CAPÍTULO 8 fig Diagrama de tiempos de respuesta de interrupciones 53 CAPÍTULO 9 fig Contador/Temporizador Modo 0 57 fig Contador/Temporizador 1 Modo 1 58 fig Contador/Temporizador 1 Modo 2 58 fig Contador/Temporizador 0 Modo 3 59 fig T/C 2 en modo T/C (RCLK=TCLK=0) 62 fig T/C 2 en modo generador de velocidad de transmisión (RCLK + TCLK = 1) 62 CAPÍTULO 10 fig Expansión I/O 65 fig Tipos de interface UART 65 fig Puerto serie en modo 0 68 fig Puerto serie en modo 1 (RCLK, TCLK, TIMER2 sólo en 8052) 71 fig Puerto serie en modo 2 72 fig Puerto serie en modo 3. (TCLK, RCLK, TIMER 2 sólo en 8052) 73 fig Formatos típicos para distintas aplicaciones de comunicación serie 75 MCS - 51 v

7 fig Velocidades de transmisión más comunes generadas por T/C 1 77 fig T/C 2 en modo generador de velocidad de transmisión 78 CAPÍTULO 11 fig Configuración de RESET (HMOS a RST/VPD, CHMOS a RST) 79 fig Reset de encendido 80 CAPÍTULO 12 fig Hardware para los modos IDLE y POWER DOWN 82 MCS - 51 vi

8 1.-FAMILIA DE MICROCONTROLADORES MCS INTRODUCCION. La familia de microcontroladores MCS-51, construida por INTEL, se basa principalmente en tres circuitos integrados compatibles pin a pin. Estos son: 8031/8051/8751. Estos tres chips se diferencian entre sí en la memoria de programa interna en la siguiente forma: - El 8031 no tiene memoria interna de programa, por lo que le hará falta una memoria externa para la ejecución de un programa. - El 8051 tiene 4 Kbytes de memoria ROM interna, programable en fábrica mediante máscara. - El 8751 tiene 4 Kbytes de memoria EPROM interna, es decir programable y borrable. Así pues las tres versiones compatibles nos dan un máximo de flexibilidad a la hora de desarrollar una aplicación determinada. - El 8751 es muy útil para el desarrollo de prototipos, producciones de pequeñas cantidades, etc... - El 8051 sirve (una vez desarrollado el prototipo con el 8751) para una producción de gran volumen y bajo costo. - El 8031 se utiliza normalmente en aplicaciones en las que sea necesaria una gran flexibilidad de la memoria de programa o se precisen memorias superiores a los 4 Kbytes (por ser memoria externa). También existen otros miembros de la familia MCS-51 como el 8032 y el 8052, que tienen las mismas características que el 8031 y el 8051 respectivamente, pero que incluyen además otro contador/temporizador de 16 bits, otros 128 bytes de memoria RAM de datos interna y en el 8052 otros 4 Kbytes de memoria ROM interna. Cabe destacar la aparición reciente de una pastilla de la casa DALLAS SEMICONDUCTOR; la DS-5000; que, además de ser compatible patilla a patilla con la familia MCS-51, posee una memoria interna de hasta 32 Kbytes, pudiendo ésta ser dividida por el usuario en los tamaños adecuados de memoria de programa y memoria de datos. Además esta memoria, al tratarse de una RAM no volátil, es muy cómoda para la realización de prototipos y hasta de aplicaciones definitivas, pues normalmente la memoria tiene una vida no inferior a los diez años. Al final haremos una descripción de dicha pastilla con las diferencias que tiene respecto a la familia MCS-51. MCS

9 1.2.-CARACTERISTICAS FUNDAMENTALES. - Tensión de alimentación sencilla de +5V (con tecnología HMOS y HCMOS). - En el 8051 y 8751, 4 Kbytes de memoria interna ROM y EPROM para programa (en el Kbytes) bytes de memoria de datos interna, de los que 16 bytes son direccionables bit a bit (256 bytes de memoria de datos interna en los 8032 y 8052). - Posibilidad de definir por software 128 flags (para utilización por el programa de usuario). - Posibilidad de direccionamiento de memoria ROM externa de hasta 64 Kbytes para programa y de RAM externa de hasta 64 Kbytes para memoria de datos. - Ciclo de instrucción de 1 microsegundo con una frecuencia de reloj de 12 MHz líneas de entrada/salida bidireccionales (o cuasibidireccionales) disponibles en cuatro puertos de ocho bits cada uno. - Puede multiplicar o dividir en 4 microsegundos por hardware. - Compatible con los periféricos de las familias MCS-80 y MCS temporizadores/contadores de 16 bits (TIMER/COUNTER). - 5 líneas de interrupción (2 externas y 3 internas) con dos niveles de prioridad programables por software. - Un canal de entrada/salida serie programable de alta velocidad (full duplex) que cuenta con un registro de salida/entrada SBUF de 8 bits. - 8 registros internos de 8 bits (2 de ellos pueden usarse como vectores), que pueden colocarse en cuatro bancos diferentes (cada banco 8 registros). - 1 registro especial para multiplicaciones y divisiones. - 1 registro interno de 16 bits (DPTR) utilizado como vector para el direccionamiento de la memoria externa. - Aritmética binaria o decimal. - Procesador booleano integrado para aplicaciones de control. - Compatible con el software existente del Indicador de detección de rebasamiento y cómputo de paridad. - PC (PROGRAM COUNTER) de 16 bits. - SP (STACK POINTER) de 8 bits. - Direccionamiento directo de byte y bit. MCS

10 fig Configuración de patillas fig Símbolo lógico MCS

11 1.3.-DESCRIPCION DE LAS PATILLAS. VSS - Toma de tierra del circuito. VCC - Alimentación +5 V. PUERTO 0 - El puerto 0 es una puerta de entrada/salida bidireccional de drenador abierto de 8 bits. Además actúa como parte baja del bus de direcciones y bus de datos multiplexado (en combinación con la señal ALE) durante la lectura y escritura de la memoria externa. También se usa para programar y verificar la memoria interna del chip. Este puerto puede admitir/suministrar a 2 cargas TTL normales o a 8 cargas LSTTL. PUERTO 1 - El puerto 1 es una puerta de entrada/salida cuasibidireccional de 8 bits. Se usa como parte baja (byte bajo) del bus de direcciones durante la programación y verificación de la memoria. Este puerto puede admitir/suministrar a 1 carga TTL normal. PUERTO 2 - El puerto 2 es una puerta de entrada/salida cuasibidireccional de 8 bits. Se usa como parte alta (byte alto) del bus de direcciones para la lectura y escritura de la memoria externa. También se usa durante la programación y verificación de la memoria interna como parte alta del bus de direcciones. El puerto 2 puede admitir/suministrar a 1 carga TTL normal. PUERTO 3 - El puerto 3 es una puerta de entrada/salida cuasibidireccional de 8 bits. Contiene además las patillas de interrupción externa (INT0 e INT1), las entradas de los contadores (T0 y T1), las patillas del puerto serie UART (RXD y TXD) y las patillas de lectura/escritura de la memoria externa (RD y WR) usadas para diversas funciones. El latch de salida de una función debe activarse para que funcione dicha función. Este puerto puede admitir/suministrar a 1 carga TTL normal. Las funciones especiales asignadas al puerto 3 son: - P3.0 RXD/DATA Patilla de entrada/salida serie de datos en modo registro de desplazamiento. - P3.1 TXD/CLOCK Patilla de salida de datos serie en modo asíncrono, o salida de reloj en modo registro de desplazamiento. - P3.2 INT0. Entrada de la interrupción 0 o entrada de control para el contador 0. - P3.3 INT1. Entrada de la interrupción 1 o entrada de control para el contador 1. - P3.4 T0. Entrada del contador 0. - P3.5 T1. Entrada del contador 1. - P3.6 WR. Señal de control de escritura del bus de datos, desde el puerto 0 a la memoria externa de datos RAM. - P3.7 RD. Señal de control de lectura del bus de datos, desde la memoria externa al puerto 0. MCS

12 RST /VPD - Un paso de "0" a "1" en esta patilla (aproximadamente 3 voltios), resetea el microcomputador. Una pequeña resistencia interna permite el Power-On-Reset (reseteado sin señal externa), usando sólo un condensador entre el pin y alimentación. ALE/ PROG. - Esta salida activa el latch de enclavamiento de la parte baja del bus de direcciones, cuando se accede a la memoria externa. También se usa como entrada de pulsos en la programación de la EPROM interna. PSEN. - (Program Store Enable). Esta salida saca una señal de control, que habilita el bus de datos para la lectura de la memoria externa de programa EPROM/ROM. EA /VDD. - Cuando EA se mantiene a nivel alto (de TTL), el microcontrolador ejecuta instrucciones desde la EPROM/ROM interna cuando el PC (contador de programa) está por debajo de 4096; si EA se mantiene a nivel bajo (de TTL), el microcontrolador busca todas las instrucciones en la memoria externa de programa EPROM/ROM. Esta patilla se utiliza también para recibir los 21 V. necesarios para la programación de la EPROM interna. XTAL 1 - Es una entrada al amplificador de alta ganancia del oscilador. Se puede usar como fuente del oscilador un cristal de cuarzo. Cuando se utiliza un generador externo, esta patilla debe conectarse a masa. XTAL 2 - Es una salida del amplificador del oscilador, y es necesaria cuando se utiliza como fuente de oscilación un cristal de cuarzo. Se usa como entrada cuando se utiliza un generador externo. MCS

13 2.-ARQUITECTURA DE LA FAMILIA MCS-51. fig Diagrama de bloques fig Diagrama de bloques de la arquitectura interna MCS

14 2.1.-INTRODUCCION. Las instrucciones del 8051 son una mejora de las instrucciones de la familia MCS-48. Se han mejorado para permitir una mejor expansión entre periféricos y CPU, optimizar la eficiencia y la velocidad de ejecución. Los códigos de operación han sido revisados para hacer más potentes las operaciones y para permitir nuevos tipos de direccionamiento, con lo que las antiguas operaciones quedan mejoradas. Se hace un uso más eficiente de la memoria de programa debido a que el juego de instrucciones consta de: 49 instrucciones de 1 byte, 45 de 2 bytes y 17 de 3 bytes. Si utilizamos un oscilador de 12 MHz., hay 64 instrucciones que se ejecutan en 1 microsegundo, 45 en 2 microsegundos y las restantes (multiplicación y división) en 4 microsegundos. En el resumen del juego de instrucciones aparece el número de bytes de cada instrucción así como el número de periodos de oscilador necesario para su ejecución RESUMEN GENERAL SOBRE MEMORIAS Y REGISTROS. La CPU del 8051 manipula operandos en cuatro espacios de memoria, éstos son: - 64 Kbytes de memoria de programa (60 Kbytes externos y 4 Kbytes internos, o 64 Kbytes externos) Kbytes de memoria externa de datos RAM bytes de memoria RAM interna de datos (384 bytes en el 8032/8052) - 16 bits para el contador de programa. fig Estructura de la memoria MCS

15 El direccionamiento de la memoria de datos interna (RAM), está dividido en: Bytes de RAM (256 Bytes en 8032/8052) Bytes de Registros de Funciones Especiales (SFR), con 128 bits direccionables bit a bit. fig Estructura de la memoria RAM interna Los 128 Bytes de RAM se dividen en: - 4 Bancos de 8 registros de 8 bits cada uno. - La Pila (STACK) Bits (16 Bytes) direccionables bit a bit. - Memoria de datos. La profundidad de la pila está limitada sólamente por la capacidad interna disponible de la RAM de datos y su localización está determinada por el Apuntador de Pila (SP) de 8 bits. Todos los registros excepto el contador de programa (PC) y los 4 bancos de 8 registros, residen en el espacio dedicado a los registros de funciones especiales (SFR). Este mapa de memoria incluye: - Registros aritméticos. - Apuntadores. - Puertas de entrada/salida. - Registros para el sistema de interrupciones. - Temporizadores/Contadores (Timers/Counters). - Canal serie. MCS

16 Además de 128 bits repartidos en el espacio de direcciones del SFR direccionables bit a bit. fig Registros de funciones especiales 2.3.-METODOS DE DIRECCIONAMIENTO. El 8051 tiene cinco métodos de direccionamiento de operandos: - Por Registro. - Directo. - Por registro indirecto. - Inmediato. - Indirecto de registro base + registro índice. A los registros pertenecientes a los cuatro bancos de ocho registros, se puede acceder por direccionamiento directo, por registro o registro indirecto. A los 128 bytes de memoria de datos interna (RAM) se puede acceder mediante direccionamiento directo o registro indirecto. Los registros de funciones especiales (SFR) pueden ser accedidos mediante direccionamiento directo. La memoria de datos externa puede ser accedida mediante direccionamiento de registro indirecto. La zona de memoria de programa es accesible mediante direccionamiento indirecto de registro base + registro índice. MCS

17 El 8051 está clasificado como un controlador de 8 bits, ya que, la memoria de datos, la memoria de programa, los registros de funciones especiales (SFR), la unidad aritmético-lógica (ALU) y el bus de datos externo, trabajan con un formato de 8 bits. El 8051 ejecuta operaciones de 1 bit, de 1 byte, de 2 bytes y de 1 nibble (medio byte). El 8051 tiene grandes facilidades para transferencia de bytes y operaciones aritméticológicas. Es excelente en el manejo de bits, ya que, la transferencia de datos, las operaciones de bifurcación lógicas y condicionales, pueden ser ejecutadas directamente por variables booleanas (de 1 bit) FUNCIONES PERIFERICAS DENTRO DEL CHIP. Hasta ahora se han descrito vagamente la CPU y los espacios de memoria del Además de la CPU y la memoria, el 8051 tiene incorporados un sistema de interrupciones, grandes facilidades de entrada/salida (I/O), y están integradas en el chip varias funciones periféricas, para relevar a la CPU de tareas repetitivas, complicadas o de tiempo crítico, para permitir un riguroso control en tiempo real de los interfaces externos del sistema. Las facilidades de I/O del sistema incluyen: - Patillas de entrada/salida (I/O). - Puertos I/O paralelo. - Bus bidireccional (direcciones/datos). Las funciones periféricas son: - 2 contadores de 16 bits. - Puerto serie. Todas estas operaciones juntas mejoran mucho el funcionamiento del sistema Facilidades I/O. El 8051 tiene instrucciones que tratan sus 32 líneas de entrada/salida como 32 bits direccionables individualmente o como 4 puertos paralelo direccionables como puerto 0, 1, 2, y 3. Los puertos 0, 2 y 3 pueden asumir también otras funciones. El puerto 0 multiplexado actúa como parte baja del bus de direcciones y bus de datos usados para expandir el 8051 con memoria estándar y periféricos. El puerto 2 actúa como parte alta del bus de direcciones cuando expandimos el 8051 con memoria de programa externa o necesitamos más de los 256 bytes de memoria de datos interna y la ampliamos con memoria externa RAM. Las patillas del puerto 3 pueden ser configuradas individualmente para proporcionar las entradas de petición de interrupción externas, entradas de los contadores, entradas/salidas de la puerta serie y para generar las señales de control usadas para leer y escribir en la memoria externa. La generación o uso de una función alternativa en una patilla del puerto 3, se hace automáticamente por el 8051, mientras la patilla esté configurada como entrada. MCS

18 La configuración de los puertos se ve en la figura 1.2 (pág. 3) Patillas de entrada/salida drenador abierto. Cada patilla del puerto 0 puede ser configurada como una salida en drenador abierto o como una entrada de alta impedancia. Cuando se resetea el 8051, éste programa cada patilla como una entrada, poniendo un nivel alto en ésta. Si más tarde ponemos la patilla a nivel bajo, ésta se configurará como salida y admitirá corriente contínuamente. Volviendo a poner la patilla a nivel alto, emplazará su amplificador de salida (driver) en estado de alta impedancia y configurará la patilla como una entrada Patillas de entrada/salida cuasibidireccionales. Los puertos 1, 2 y 3 tienen amplificadores de salida (buffer) cuasibidireccionales. Reseteando el 8051, éste programa cada patilla como una entrada al ponerla a nivel alto. Si más tarde la patilla se pone a nivel bajo, se configurará como salida con nivel bajo, y admitirá corriente contínuamente. Cualquier patilla que esté configurada como salida se configurará como entrada al intentar sacar un nivel alto como salida, pero simultáneamente a esta reconfiguración, el amplificador de salida (driver) suministrará corriente durante 2 periodos de reloj, después de los cuales una resistencia de pull-up de aproximadamente 20 a 40 KΩ mantiene la carga externa a nivel alto de TTL. Cada una de estas patillas puede admitir/suministrar a una carga TTL Bus de Microprocesador. Se dota al 8051 de un Bus típico de Microprocesador para resolver una amplia gama de problemas y permitir la ampliación de uso de productos ya desarrollados anteriormente. El multiplexado de direcciones y datos proporciona un interface compatible con memorias estándar, periféricos de la familia MCS-80 y de la familia MCS-85, que incluyen dentro del chip puertas programables de entrada/salida y funciones de temporización. Al acceder a la memoria externa, se saca la parte alta del bus de direcciones por el puerto 2 y la parte baja por el puerto 0. Se proporciona la señal ALE, para enclavar la parte baja del bus de direcciones en un latch externo. Cuando se está leyendo de la memoria de programa externa (por medio de una orden MOVC o por el flujo propio del programa), se activa la señal PSEN (Program Set Enable). Cuando se escribe o se lee de la memoria externa de datos (mediante la instrucción MOVX), se genera automáticamente la señal WR o RD para habilitar la selección de memoria de datos externa al puerto 0. De esta forma se puede acceder, tanto a la RAM como a la ROM externas, con una circuitería exterior mínima, como puede verse en la figura 2.6. Así mismo, en la figura 2.7 se puede ver cómo se conectan las señales de control para direccionamiento de la memoria dependiendo del mapeado de ésta. MCS

19 El puerto 0 saca las direcciones y los datos a la memoria externa a través de un amplificador con una salida que puede admitir/suministrar a 2 cargas TTL. Al final del ciclo lectura/escritura, el bus del puerto 0 se reprograma automáticamente pera ponerse en estado de alta impedancia (entrada) y el puerto 2 regresa al estado que tenía antes de la realización de este ciclo. fig Direccionamiento de memoria externa fig Conexión de señales según mapeado de memoria MCS

20 Sistema de interrupciones. Los sucesos externos y los ocurridos en los periféricos en tiempo real dentro del chip requieren la intervención asíncrona de la CPU, para la ejecución de alguna sección particular de código. Para enlazar la ejecución asíncrona de estas funciones con la ejecución normal del programa, el 8051 está provisto de un sistema de interrupciones con dos niveles de prioridad y un complejo sistema de fuente múltiple. El tiempo de espera de respuesta a una interrupción va desde 3 µseg a 7 µseg, cuando se utiliza un oscilador de 12 MHz. El 8051 reconoce las peticiones de interrupción desde 5 fuentes distintas: - 2 desde fuentes externas a través de las patillas INT0 e INT1. - 2, una desde cada uno de los contadores internos. - 1 desde la puerta serie (I/O). Cada vector de interrupción tiene una localización separada en la memoria de programa para su rutina de servicio. Cada una de las 5 fuentes puede ser asignada a cualquiera de los dos niveles de prioridad (dentro de un mismo nivel de prioridad, cada fuente tiene a su vez otro nivel respecto a las demás) y pueden ser habilitadas o deshabilitadas independientemente. Además, todas las fuentes pueden ser habilitadas o deshabilitadas globalmente. Cada interrupción externa se puede programar para ser reconocida por nivel bajo o por flanco de bajada, siendo activa a nivel bajo para permitir el cableado de varias fuentes de interrupción. fig Sistema de interrupciones MCS

21 Temporizadores/Contadores. El 8051 contiene 2 contadores de 16 bits para medidas de intervalos de tiempo, medida de anchura de pulsos, recuento de impulsos y generación periódica precisa de peticiones de interrupción. Cada uno puede ser programado independientemente para operar de los siguientes modos: - Modo 0. Como contador de 8 bits con predivisor por Modo 1. Como contador de impulsos o como timer de 16 bits. - Modo 2. Como contador de impulsos o como timer de 8 bits con recarga automática al producirse el rebasamiento. - Modo 3. Adicionalmente el contador 0 puede ser programado en una modalidad que tiene dos opciones: - Un timer de 8 bits y un contador de impulsos. - Dos timers de 8 bits. Cuando el contador 0 está en modo 3, el contador 1 puede ser programado con alguna de las modalidades mencionadas anteriormente, aunque no puede poner a "1" el flag de petición de interrupción o generar una interrupción. Este modo es útil, porque el rebase del contador 1 puede usarse para impulsar el generador de velocidad de transmisión de la puerta serie. Los contadores pueden manejar frecuencias de entrada muy altas, éstas van desde 0.1 MHz a 1 MHz (para un cristal de 1.2 a 12 MHz) cuando programamos para una entrada interna que sea una división por 12 de la frecuencia del oscilador, y desde 0 a un límite superior de 50 KHz a 0.5 MHz (para un cristal de 1.2 a 12 MHz) cuando programamos para entradas externas. Ambas entradas, externa e interna pueden ser conectadas al contador por una segunda fuente externa para mediciones directas de impulsos. Los contadores se paran y se ponen en marcha bajo control de software. Cada contador coloca sus flags de petición de interrupción cuando se produce rebase o se autorrecarga con un valor. Los diferentes modos de operación y sus respectivas entradas se detallan en las figuras que siguen a continuación. MCS

22 fig Contador/Temporizador 1 Modo 0. Contador 13 bits fig Contador/Temporizador 1 Modo 1. Contador 16 bits MCS

23 fig Contador/Temporizador 1 Modo 2. Contador 8 bits con autorrecarga fig Contador/Temporizador 0 Modo 3. Dos contadores de 8 bits MCS

24 Comunicación serie. El 8051 tiene una puerta serie I/O que se utiliza para enlazar dispositivos periféricos en serie, así como múltiples 8051 mediante protocolos asíncronos estándar full-duplex. La puerta serie tiene también un modo síncrono para la expansión de las líneas I/O, usando registros de desplazamiento MOS y TTL. Este interface por hardware de la comunicación serie ahorra código ROM y permite una frecuencia de transmisión mucho más alta que la que podría conseguirse por medio de software. En respuesta a la petición de interrupción de la puerta serie, la CPU tiene solamente que leer/escribir el buffer de la puerta para proporcionar el enlace serie. fig Diagrama de bloques del puerto serie (UART) La puerta serie I/O full-duplex ofrece modos asíncronos para facilitar la comunicación con dispositivos UART (Transmisor/Receptor Asíncrono Universal) estándar, tales como impresoras y terminales CRT o comunicaciones con otros 8051 en sistemas de multiproceso. El receptor consta de doble buffer, para eliminar el desbordamiento que ocurriría si la CPU fallase al responder a la interrupción del receptor antes del comienzo del próximo ciclo de impulsos. En la transmisión no se necesita doble buffer ya que el 8051 puede mantener la comunicación serie a su máxima frecuencia sin necesidad de este sistema. Puede ocurrir una pequeña disminución en la frecuencia de transmisión en casos raros, como cuando la transmisión tiene una espera por una interrupción muy larga para completar el programa. En modo asíncrono se incluye el rechazo de un falso bit de arranque en la forma de recepción. Para rechazo de ruido se toman las dos mejores muestras de tres hechas cerca del centro de cada bit recibido. MCS

25 fig Métodos para enlazar el puerto serie fig Método para la expansión de las I/O Cuando hacemos interfaces con dispositivos estándar UART, el canal serie puede ser programado en modo 1 de forma que transmita/reciba en un formato de 10 bits o programado en modo 2 ó 3 para que transmita/reciba en formato de 11 bits. El formato consta de un bit de arranque, 8 ó 9 bits de datos y 1 bit de stop. En los modos 1 y 3, el circuito temporizador de la frecuencia de transmisión recibe un pulso desde el contador 1 cada vez que el contador se rebasa. La entrada al contador 1 puede ser una fuente externa o una división por 12 de la frecuencia del oscilador. El modo de autorrecarga del contador proprociona frecuencias de transmisión de 122 a bits por segundo (incluyendo los bits de start y stop), para un cristal de 12 MHz. En el modo 2 la frecuencia de comunicación puede ser 1/32 o 1/64 de la frecuencia del oscilador (dependiendo del estado del bit SMOD del registro de función especial PCON), produciendo una frecuencia de transmisión de ó bits por segundo (incluyendo los bits de start y stop) para un cristal de 12 MHz. MCS

26 fig Formatos típicos de datos Los sistemas con varios procesadores (procesos distribuidos), ofrecen más rapidez y potencia que los sistemas con una sola CPU. Esto se consigue con una jerarquía de procesadores interconectados, cada uno con sus propias memorias y entradas/salidas. En un sistema multiprocesador, un microcontroladorpatrón (master) 8051 controla una cofiguración de múltiples 8051 para operar simultáneamente en porciones separadas del programa, cada uno controlando una porción de todos los procesos. La interconexión de varios 8051 reduce la carga del procesador patrón, resultando un sistema de bajo costo de transmisión de datos. Esta forma de distribuir el proceso es especialmente efectiva en sistemas con proceso complejo donde los controles requieren estar físicamente separados. En los modos 2 y 3 un procesador esclavo puede permaner "dormido" mientras el procesador maestro envía datos y "despertar" automáticamente cuando el procesador maestro envía una dirección Protocolo para comunicación entre procesadores. El procesador maestro transmite un formato de direcciones o de datos dependiendo del estado del noveno bit transmitido: MCS

27 - Si el 9º bit es "0" el formato es de datos. - Si el 9º bit es "1" el formato es de direcciones. (1) Esclavos: La puerta serie se configura para interrumpir la CPU si el noveno bit recibido está a nivel alto. (2) Maestro: Transmite un formato de direcciones que selecciona al esclavo (9ºbit a "1"). (3) Esclavos: La puerta serie interrumpe a la CPU cuando recibe el formato de direcciones. El programa de servicio de interrupciones compara la dirección recibida con su dirección. El esclavo que ha sido direccionado reconfigura su puerta serie para interrumpir a la CPU en todas las transmisiones subsiguientes. (4) Maestro: Transmite el formato de control y el formato de datos (éstos serán aceptados solamente por el esclavo previamente seleccionado). En modo síncrono (modo 0) la alta velocidad de la puerta serie proporciona un método eficiente y de bajo costo para la expansión de líneas I/O (fig. 2.15), utilizando registros de desplazamiento estándar TTL y CMOS. El canal serie ofrece una salida de reloj para sincronizar el desplazamiento de los bits a/desde un registro externo. La frecuencia de transmisión de los datos es una división por 12 de la frecuencia del oscilador y es de 1Mbit por segundo a 12 MHz. MCS

28 3.-HARDWARE DE LA CPU. fig Diagrama de bloques funcional de la familia 8051 Esta sección describe detalladamente la arquitectura del hardware de la CPU del El sistema de interrupciones y las funciones periféricas de la CPU dentro del chip, se describen en los siguientes apartados. MCS

29 3.1.-DECODIFICADOR DE INSTRUCCIONES. Cada instrucción del programa es decodificada por el decodificador de instrucciones. Esta unidad genera las señales internas que controlan las funciones de cada sección de la CPU. Estas señales controlan el origen y destino de datos, así como la función de la ALU CONTADOR DE PROGRAMA (PC). El contador de programa (PC) de 16 bits controla la secuencia el la que son ejecutadas las instrucciones almacenadas en la memoria de programa. Este se maneja mediante instrucciones de transferencia de control MEMORIA INTERNA RAM. El 8051 contiene 128 bytes de RAM interna de datos (la cuál incluye los registros R0-R7 en cada uno de los cuatro bancos de registros) y otros 128 bytes de RAM interna de SFR (la cuál incluye 20 registros de funciones especiales) RAM interna de datos. La RAM interna de datos proporciona 128 bytes de memoria para llenar según convenga Bancos de registros. Hay cuatro bancos de ocho registros dentro de la RAM interna de datos, estos registros se denominan de R0 a R7 en cada uno de los bancos Registros de funciones especiales (SFR). Los registros de funciones especiales incluyen: - Regitros aritméticos (A, B, PSW). - Apuntadores (SP, DPH, DPL). - Registros de interface entre la CPU y funciones periféricas (SCON, SBUF...) Registro A. Es el registro acumulador y su localización en la memoria interna RAM es Acc. (Dirección E0H) Registro B. Está dedicado a servir de origen y destino de datos durante las operaciones de multiplicación y división. En el resto de instrucciones es un registro de propósito general. (Dirección F0H). MCS

30 Registro de palabra de estado de programa (PSW). Este registro contiene: - El acarreo (carry) CY (bit 7) y el carry auxiliar AC (bit 6). - Un flag de uso general definido por el usuario F0 (bit 5). - Los bits RS0 y RS1 (bits 3 y 4) de selección de banco de registros. - Flag de rebosamiento OV (bit 2) y de paridad P (bit 0). Los flags del PSW graban información del estado del procesador y controlan las operaciones del mismo. Los flags CY, AC y OV reflejan generalmente el estado de las últimas operaciones aritméticas. El flag P refleja siempre la paridad del acumulador. El flag CY es también el acumulador booleano para operaciones con bits. Los dos bits de selección de los bancos de registros (RS0 y RS1) determinan cuál de los cuatro bancos de ocho registros es seleccionado. La dirección de este registro es D0H. fig Registros de funciones especiales Apuntador de datos (DPTR). El registro apuntador de datos de 16 bits (DPTR) es la concatenación de los registros DPH (byte alto del DPTR, en la dirección 83H) y DPL (byte bajo del DPTR, en la dirección 82H). El DPTR se usa en direccionamientos del tipo registro-indirecto para: - Mover constantes de la memoria de programa. - Mover variables de la memoria externa de datos. MCS

31 - Saltar a cualquiera de las direcciones de los 64 KBytes de memoria de programa Apuntador de pila (SP). Los 8 bits del apuntador de pila contienen la dirección en la que se depositó el último byte en la pila. Esta es también la dirección del primer byte que puede sacarse de la pila. Puede ser modificado por software. Su dirección es la 81H SECCION ARITMETICA. La sección aritmética del procesador ejecuta funciones de manipulación de muchos datos y está compuesta por: - La unidad aritmético-lógica (ALU). - Los registros A, B y PSW. La ALU acepta palabras de datos de 8 bits desde una o dos fuentes y genera un resultado de 8 bits bajo el control del decodificador de instrucciones. La ALU ejecuta operaciones aritméticas de suma, resta, multiplicación, división, incremento, decremento y ajuste, suma y comparación BCD/decimal. También ejecuta operaciones lógicas AND, OR, XOR, complementación y rotación (derecha, izquierda o cambio de nibble a la izquierda) SECCION DE CONTROL DE PROGRAMA. La sección de control de programa controla la secuencia en la que son ejecutadas las instrucciones almacenadas en la memoria de programa. El salto (bifurcación) condicional lógico habilita condiciones internas y externas al procesador para provocar un cambio en la secuencia de la ejecución del programa PROCESADOR BOOLEANO. Aunque el procesador booleano es una parte integral de la arquitectura del 8051, puede ser considerado como un procesador de bits independiente, ya que tiene su propio conjunto de instrucciones, su propio acumulador (el flag CY), su propia RAM direccionable bit a bit y sus propias I/O. Las instrucciones de manipulación de bits permiten el direccionamiento directo de 128 bits (16 bytes) en la RAM interna de datos y 128 bits dentro de los registros de funciones especiales (SFR). Los registros de funciones especiales que contienen bits direccionables directamente, están en direcciones múltiplo de 8 (P0, TCON, P1, SCON, P2, IEC, P3, IPC, PSW, A y B). En algunos bits direccionables el procesador booleano puede ejecutar las operaciones de: activar, borrar, complemento, salto si activado, salto si no activado, salto si activado y entonces borrar, y mover a/desde acarreo. Entre algunos bits direccionables (o su complemento) y el indicador de acarreo, el MCS

32 procesador booleano puede ejecutar la operación de bits AND lógica u OR lógica, dejando el resultado en el flag de acarreo. Las instrucciones de manipulación de bits proporcionan un código óptimo y una eficiente velocidad en aplicaciones de conmutación de bits, tales como el control de los periféricos internos del El procesador booleano también proporciona unos medios directos de conversión de ecuaciones lógicas (como aquéllos usados en el diseño de lógica aleatoria) directamente en el software, de esta forma pueden resolver funciones complejas de lógica combinatoria sin excesivos movimientos de datos: enmascaramiento de bytes, tests y saltos OSCILADOR Y CIRCUITERIA DE TEMPORIZACION. En el 8051 la generación de tiempos está completamente incorporada, excepto la frecuencia de referencia que puede ser un cristal o una fuente de oscilación externa. El oscilador interno es un circuito paralelo antirresonante con un rango de frecuencias de 1.2 a 12 MHz. La patilla XTAL 2 es la salida de un amplificador de alta ganancia mientras que la XTAL 1 es su entrada. Un cristal conectado entre las patillas XTAL 1 y XTAL 2 proprociona la realimentación y el desplazamiento de fase necesarios para la oscilación. En el caso de utilizar como fuente de oscilación un reloj compatible TTL externo, su frecuencia debe estar comprendida entre 1.2 y 12 MHz. En las figuras 3.3 y 3.4 se puede ver la forma de conectar un cristal de cuarzo para referencia de frecuencia (hay que hacer notar la diferencia entre los microprocesadores 8051 y 80C51 realizados con tecnología HMOS y CHMOS respectivamente). fig Circuito oscilador para 8051 fig Circuito oscilador para 8051 En las dos figuras, tanto en el 8051 como en el 80C51, los condensadores C1 y C2 tienen unos valores de 30 pf si se usa un cristal de cuarzo o de 47 pf si utilizamos un resonador cerámico. En las figuras 3.5 y 3.6 (página 28) se ve cómo se conecta una fuente de oscilación externa, tanto para el 8051 como para el 80C51. MCS

33 3.8..-TEMPORIZACION DE LA CPU. El generador de reloj interno define la secuencia de estados que marca los ciclos de máquina. Un ciclo de máquina consiste en una secuencia de 6 estados, numerados de S1 a S6. Cada uno de los estados corresponde a dos ciclos del oscilador, por lo que un ciclo de máquina equivale a 12 periodos de oscilador o a 1 µs si el oscilador es de 12 MHz. Cada estado está dividido en dos fases P1 y P2. La figura 3.7 muestra las secuencias de búsqueda y ejecución para diversos tipos de instrucciones. Normalmente por cada ciclo de máquina se generan dos secuencias de búsqueda de instrucción, si la instrucción no necesita otro byte de código la CPU simplemente ignora la secuencia de ejecución extra y el contador de programa no se incrementa. fig Conexión de oscilador externo fig Conexión de oscilador externo MCS

34 fig Secuencias de búsqueda/ejecución La mayor parte de las instrucciones del 8051 se ejecutan en un ciclo de máquina. MUL y DIV (multiplicar y dividir) son las únicas instrucciones que precisan 4 ciclos. MCS

35 4.-ORGANIZACION DE LA MEMORIA. En el 8051 la memoria se organiza sobre 4 espacios de direcciones: - Contador de programa de 16 bits KBytes de espacio direccionado como memoria de programa KBytes de espacio direccionado como memoria de datos Bytes direccionado como memoria interna RAM (384 Bytes en el 8032/8052). fig Mapa de memoria Hay que hacer notar la diferencia de mapas entre el 8031/8051 y el 8032/8052 en lo que respecta a la memoria RAM interna (el 8032/8052 tiene 128 Bytes más) CONTADOR DE PROGRAMA. Los 16 bits del contador de programa (PC) dotan al 8051 de capacidad de direccionamiento de 64 KBytes. El PC permite al usuario ejecutar llamadas y saltos (bifurcaciones) a cualquier lugar dentro del espacio direccionado como memoria de programa. No hay instrucciones que permitan mover la ejecución del programa desde el espacio de memoria del programa a ninguno de los espacios de memoria de datos. MCS

36 4.2.-MEMORIA DE PROGRAMA. En el 8051/8751 los primeros 4 KBytes de los 64 KBytes de espacio direccionado como memoria de programa, están ocupados por memoria interna ROM y EPROM respectivamente. Si se pone la patilla EA a nivel alto, el procesador es forzado a buscar estos 4 KBytes primeros en la ROM/EPROM interna. La expansión del bus para acceder a la memoria de programa por encima de los 4 KBytes es automática cuando el PC se incrementa por encima de 4095 (0FFFH). Si se pone la patilla EA a nivel bajo, el procesador busca toda la memoria de programa en la memoria externa. La velocidad de ejecución del 8051 es la misma bien sea búsqueda y carga de instrucciones desde un programa en la memoria interna o externa. Si todo el programa está dentro de la memoria interna, la posición del byte 4095 (0FFFH) debe dejarse libre para prevenir una prebúsqueda no deseada en la dirección 4096 (1000H) de la memoria externa de programa. Algunas posiciones en la memoria de programa están reservadas para programas específicos: - Las posiciones 0000H a 0002H están reservadas para la inicialización del programa. Siguiendo al RESET, la CPU siempre comienza la ejecución en la posición 0000H. - Las posiciones 0003H a 002AH (3 a 42) están reservadas para los programas de servicio de petición de las 5 interrupciones. Todas las interrupciones requieren que su programa de servicio comience en la posición reservada para el mismo. En la siguiente tabla se muestran las direcciones de las zonas de memoria de programa reservadas para las peticiones de interrupción. FUENTE Interrupción externa 0. Rebasamiento del temporizador 0. Interrupción externa 1. Rebasamiento del temporizador 1. UART. Rebasamiento del temporizador 2 y T2EX (transición negativa) DIRECCION 0003H - 000AH 000BH H 0013H - 001AH 001BH H 0023H - 002AH 002BH - XXXXH (sólo 8032/8052) MCS

37 4.3.- MEMORIA INTERNA RAM. Funcionalmente, la memoria interna RAM es el más flexible de los espacios direccionados. Interiormente está subdividida en: Bytes de memoria interna de datos (256 Bytes en el 8032/8052) Bytes de registros de funciones especiales. fig RAM interna RAM interna de datos. El espacio de direcciones de la RAM interna de datos es de 0 a 128 bytes (256 para el 8032/8052) ocupados por: - 4 bancos de 8 registros localizados en las direcciones 00 a 31, seleccionables mediante el registro PSW. - La pila puede estar localizada en cualquier lugar del espacio de direcciones de la RAM interna de datos posiciones de bits de la RAM interna de datos son direccionables mediante direccionamiento directo. Estos bits residen en los bytes 32 a 47 (bits 00H a 7FH). - Una zona de memoria disponible para el usuario en las posiciones 47 a 127 (bytes 2FH a 7FH). Se pude ver este espacio de direcciones en la figura 4.3. (pág. 32). La profundidad de la pila está limitada solamente por la RAM interna de datos disponible, gracias a un apuntador de pila de 8 bits recargable. La pila se usa para el almacenamiento del contador de programa (PC) durante las llamadas a subrutinas y se puede usar también para el paso de parámetros. MCS

38 De no indicarle otra cosa, el sistema inicializará su apuntador de pila en la dirección 07H de la RAM interna, lo que provoca que la primera información guardada en la pila quede en la dirección 08H. fig RAM interna de datos Registros de funciones especiales. El espacio de direcciones de los SFR está localizado en las posiciones 128 a 255. Todos los registros, excepto el PC y los 4 bancos de 8 registros, se encuentran aquí. El mapa de memoria de los SFR les permite ser tan fácilmente accesibles como la RAM interna. Como tales registros, pueden ser operados por la mayoría de las instrucciones. Además se puede acceder a 128 bits localizados dentro del espacio de direcciones de los SFR usando direccionamiento directo. Estos bits residen en los bytes múltiplos de 8 de la zona de los SFR. En las siguientes figuras se muestran: un resumen de los SFR (fig. 4.4), un mapa de memoria de la zona SFR (fig. 4.5.) y una tabla indicativa de la función de cada bit direccionable (fig. 4.6.). Tanto el mapa de memoria como la tabla de funciones de los bits, aún cuando se ha indicado el registro T2CON (existente sólo en el 8032/8052), son útiles sólamente para el 8031/8051. En el caso del 8032/8052 existen 4 registros más, asociados al temporizador contador 2. En futuras versiones (como lo es la DALLAS DS5000), es probable que algunos bytes y bits libres en esta versión se usen para nuevas funciones. MCS

39 REGISTROS. Registros aritméticos. ACC.- Acumulador B.- Registro de multiplicación y división PSW.- Palabra de estado del programa DIRECCION. E0 H * F0 H * D0 H * Apuntadores. SP.- Apuntador de pila DPTR.- Apuntador de dato. Registro de 16 bits DPH.- Parte alta DPL.- Parte baja Puertas paralelo I/O. P0.- Puerto 0 P1.- Puerto 1 P2.- Puerto 2 P3.- Puerto 3 Sistema de interrupciones. IP.- Reg. de control de prioridades de interrupciones IE.- Reg. de control de habilitación de interrupciones Temporizadores/Contadores (T/C). TMOD.- Reg. de modos de T/C 0 y T/C 1 TCON.- Reg. de control de T/C 0 y T/C 1 T2CON.- Reg. de control del T/C 2 (8032/8052) TH0.- Parte alta del T/C 0 TL0.- Parte baja del T/C 0 TH1.- Parte alta del T/C 1 TL1.- Parte baja del T/C 1 TH2.- Parte alta del T/C 2 (8032/8052) TL2.- Parte baja del T/C 2 (8032/8052) RCAP2H.- Parte alta reg. autorrecarg./capt.(8032/8052) RCAP2L.- Parte baja reg. autorrecarg./capt.(8032/8052) Puerto serie I/O. SCON.- Registro de control del puerto serie I/O SBUF.- Buffer de transmisión del puerto serie 81 H 83 H 82 H 80 H * 90 H * A0 H * B0 H * B8 H * A8 H * 89 H 88 H * C8 H * 8C H 8A H 8D H 8B H CD H CC H CB H CA H 98 H * 99 H Control de alimentación. PCON.- Reg. de control de alimentación de la CPU 87 H (*) Indica los registros direccionables bit a bit. fig Resumen de registros de funciones especiales. MCS