a Moreno ón Piedrafita Ramó Memoria Flash EEPROM Reloj RA M RA M o Flash EPROM PCMCIA Nec V30 Procesador Comunicación Booleano y Aritmético Procesador

Transcripción

1 FUNCIONAMIENTO Y SEGURIDAD DE LOS AUTÓMATAS PROGRAMABLES n Piedrafit Área de Ingeniería de Sistemas y Automática Escuela Universitaria de Ingeniería Técnica Industrial Universidad id dd de Zaragoza

2 Estructura Autómata Premium Memoria Flash EEPROM Memoria RA M Reloj Sistema PCMCIA RA M o Flash EPROM Nec V30 Procesador Numérico 8054 Timers y tomas comunicación Procesador Booleano y Aritmético básico Procesador Entradas/ Salidas Procesador FIP Bus FIPIO PCMCIA Comunicación Procesador Bus X Bus X 4-2

3 Ciclo de programa Operaciones de Gestión del Sistema Consiste en el tratamiento de las informaciones y de los bits de sistema. El tratamiento de las peticiones y las llamadas efectuadas por el terminal de programación y el envío de mensajes al terminal. Lectura del estado de las entradas La lectura del estado de las entradas consiste en la lectura de los registros intermedios de los módulos de entrada y el volcado de estos valores en la memoria de imágenes de entrada. Esta memoria de imágenes de entrada no será actualizada hasta el siguiente ciclo de programa. La lectura de las entradas no consiste en la conversión de la tensión Voltios en una señal 0..1 binaria, ya que eso lo realiza el módulo de entradas de forma independiente de la Unidad Central del Autómata. El módulo de entradas vuelca los valores en su registro, de donde son leídos por la Unidad Central y volcados en la memoria de imágenes de entrada. 4-3

4 Ejecución del programa del autómata Empezando por la primera instrucción y siguiendo linealmente hasta la última a menos que se efectúe un salto hacia atrás del programa. Durante esta ejecución no se considera una posible variación en el estado de las entradas. El estado de las entradas se toma de la memoria de imágenes de entrada y el estado de las salidas se toma de la memoria de imágenes de salida. El estado de los temporizadores, contadores etc. se toma de sus correspondientes registros internos. Una vez ejecutada la última instrucción se escriben los resultados sobre los temporizadores, contadores, memoria de imágenes de salida. Escritura de las salidas Se transfiere la memoria de imágenes de salida a las salidas del autómata. La unidad central transfiere el valor de los objetos salida a los registros de los módulos de salida del autómata programable. En los módulos de salida las señales binarias son convertidas en aperturas o cierres de relé, en presencia de 0 ó 24 voltios en un tornillo del bornero del autómata. Las señales numéricas son convertidas en tensión o intensidad. Si en un ciclo de programa se realizan dos operaciones sobre un objeto salida, la única operación válida será la última. El último valor que tome el objeto salida será el escrito en el registro del módulo de salidas. Durante el tratamiento del programa no se escriben los 4-4 valores de los objetos salida en los registros.

5 GESTIÓN DEL SISTEMA TRATAMIENTO DE LOS BITS E INFORMACIONES DEL SISTEMA COMPROBACIÓN DE LA MEMORIA (CHECKSUM) TRATAMIENTO DE LAS LLAMADAS DEL TERMINAL ENVÍO DE MENSAJES ma gram prog de p Ci iclo ADQUISICIÓN DE LAS ENTRADAS ESCRITURA DE LAS SALIDAS RECEPCIÓN DE LOS MENSAJES DE LOS MÓDULOS ESPECIALIZADOS ADQUISICIÓN DE LAS PALABRAS DE ENTRADAS (ANALÓGICOS) ADQUISICIÓN DE LOS BITS DE ENTRADAS TRATAMIENTO DEL PROGRAMA ESCRITURA DE LOS BITS DE SALIDAS ESCRITURA DE LAS PALABRAS DE SALIDAS EMISIÓN DE MENSAJES A LOS MÓDULOS ESPECIALIZADOS 4-5

6 Tarea Maestra La tarea maestra tiene la estructura siguiente: un programa principal subrutinas o subprogramas. 4-6

7 Tarea Maestra Tratamiento Preliminar (Pre) Programado en lista de Instrucciones, lenguaje de contactos o literal estructurado. En este módulo se programan la gestión de la parada de emergencia y del rearme, se efectúan los tratamientos de los bits de sistema y los preposicionamientos del grafcet. Módulo Grafcet (Chart) En este módulo se programa el grafcet tde la aplicación. ió Tratamiento Posterior (Post) Programado en lista de Instrucciones, lenguaje de contactos o literal estructurado. En este módulo se programa la activación de las salidas del autómata. 4-7

8 Tarea Maestra Tarea Maestra CHART SR SR 4-8 PRL CHART SR SR S.

9 Tarea Maestra Tarea Maestra CHART PRL SR SR Macro1 In Macro4 In CHART Out Out Ma cro2 In S. SR SR Macro3 Out In Out 4-9

10 Tarea Maestra Ejecución j i cíclica Es el método de ejecución por defecto del ciclo de autómata. Consiste en encadenar los ciclos de la tarea maestra uno tras otro. Después de actualizar las salidas, el sistema realiza sus propios tratamientos y luego pasa a ejecutar otro ciclo de la tarea. Ejecución periódica La ejecución de la tarea maestra se efectúa cada cierto tiempo (periodo). En este tipo de funcionamiento, la adquisición de las entradas, el tratamiento del programa de aplicación y la actualización de las salidas se efectúan de forma periódica según el tiempo definido en la configuración (de 1 a 255 ms). 4-10

11 Tarea Maestra 4-11

12 Ejecución cíclica Tareas de Sistema Adquisición Ejecución Escritura Entradas de programa Salidas Tareas de Sistema Adquisición Ejecución Escritura Entradas de programa Salidas Ciclo K Ciclo K

13 Ejecución periódica Ad quis ición Entradas Ejecución de programa Escritura Salidas T. T. T. S. S. S. Periodo Ad quisición Entradas Perio do Ejecución de programa Escritura Salidas Adquisición Entradas 4-13

14 Lectura de entradas 4-14

15 Lectura de entradas Tensión en la entrada digital Valor del objeto entrada digital 24 V 0 V 1 0 Tareas de Sistema Adquisición Entradas Ejecución de programa Escritura Salidas Tareas de Sistema Adquisición Entradas Ejecución de programa Ciclo K Ciclo K+1 Escritura Salidas 4-15

16 Lectura de entradas Adquisición Ejecución Escritura Adquisición Ejecución Escritura Entradas de programa Salidas Entradas de programa Salidas Tensión en la entrada digital Valor del objeto entrada digital 24 V 0 V 1 0 Tareas de Sistema Tareas de Sistema Ciclo K Ciclo K+1 Almacenamiento estado cero 4-16

17 Estructura Multitarea 4-17

18 Estructura Multitarea Tarea Maestra La tarea maestra siempre está presente y puede ser cíclica o periódica. En ella seefectúa el tratamiento de la mayor parte dl del programa de aplicación. La tarea Maestra está organizada según lo descrito anteriormente: lectura de entradas, ejecución del programa de aplicación y escritura de las salidas. Tarea aearápida La tarea rápida se programa opcionalmente. Su ejecución es más prioritaria que la tarea maestra, y es periódica, dado que si fuera cíclica impediría la ejecución de la tarea maestra de menor prioridad. Los programas asociados a esta tarea deben ser de corta duración para no retardar laejecución de la tarea maestra. 4-18

19 Tareas de Eventos Estructura Multitarea Tratamientos de eventos, ejecutados por el sistema al aparecer un evento en un módulo de entradas, en un contaje rápido Estos tratamientos se programan opcionalmente y son utilizados en aplicaciones que necesitan tiempos de respuestas muy cortos para actuar sobre las salidas. Latareamaestraestásiempreactiva,latarearápidaestáactivasi está programada. La tarea de evento se activa cuando aparece el evento asociado. Si se activa la tarea rápida se interrumpe la ejecución de la tarea maestra. Al aparecer un evento se interrumpe la ejecución de las tareas menos prioritarias, tanto la rápida como la maestra. La ejecución de la tarea interrumpida se reanuda cuando termina la 4-19 más prioritaria.

20 Estructura Multitarea Tarea Maestra Tarea Rápida Principal Grafcet PRL CHART S. SR SR SR SR Alarma 1 LD SR SR Evento 1 LD Evento 2 ST 4-20

21 Estructura Multitarea de un Autómata Premium 4-21

22 Ejecución Multitarea + A. P. S. A. P. S. Eventos A. E P. P. S. P. P.. A. P. S. Tareaa Maestra Tarea Rápida A. S. - Prioridad Periodo T. S. A. Periodo Periodo T. S. P. P. S. A. P. S. Tareas Sistema 4-22

23 Pi Prioridad iddd de ejecución Tareas Sistema Tarea Maestra A. A. P. P. S. E. S. Tarea Rápida A. P. S. Eventos Eventos Eventos A. A. EP P. AE A. P. S. P. S. S. - Prioridad de Ejecución

24 GESTIÓN DEL SISTEMA TRATAMIENTO DE LOS BITS E INFORMACIONES DEL SISTEMA COMPROBACIÓ N DE LA MEMORIA (CHECKSUM ) TRATAMIENTO DE LAS LLAMADAS DEL TERMINAL ENVÍO D E MENSA JES TAREA RÁPIDA a ea rápid e la tare ución de Ejecu ADQUISICIÓN DE LAS ENTRADAS ESCRITURA DE LAS SALIDA S RECEPCIÓ N D E LOS MENS AJES DE LOS M ÓDU LO S ES PECIALIZA DOS ADQUISICIÓN DE LAS PALABRAS D E ENTRADAS (ANALÓGICOS) ADQUISICIÓN ICIÓN DE LOSBITS DE ENTRADAS TRATAMIENTO DEL PROGRAMA TAREA MAESTRA ESCRITU RA DE LOS BITS DE SA LIDAS ESCRITURA DE LAS PALABRAS DE SALIDAS EMISIÓN DE MENSAJES A LOS MÓDULOS ESPECIALIZADO S activación de la tarea rápida a partir de la tarea maestra retorno a la tarea maestra después de la ejecución de la tarea rápida LECTURA DE ENTRA DAS A SIGN ADA S A LA TAREA RÁPIDA EJECUCIÓN DEL PRO GRAM A DE LA TAREA RÁPIDA ESCRITURA DE LAS SALIDA S AFECTADAS POR LA TAREA RÁPIDA TAREA MAE STRA TAREA RÁPIDA 4-24

25 4-25 Asig gnación de entr radas a la tarea a rápida

26 4-26 Asig gnación n de sali idas a l a tarea rápida

27 Tarea Maestra ciones Secc Sección 1 Sección 2 Sección 3 Emergencia LD Prin cipal Grafcet PRL CHART S. SR SR SR SR Comunicación ST Sección 1 Sección 2 Sección 3 Sección 4 Tarea Rápida Alarma 1 LD Telegramas eega as ST SR Alarma 2 ST Alarma 3 ST SR SR SR SR SR SR Evento 1 LD Evento 2 ST Sección 4 Regulación ST 4-27

28 4-28 Secc ciones

29 Tareas Auxiliares Tareas Sistema Tareas Auxiliares Tarea Maestra A. A. P. P. S. S. Tarea Rápida A. EP P. S. Eventos Eventos Eventos A. AE A. P. A. P. S. P. S. S. - Prioridad de Ejecución

30 Estructura Autómata Micro Memoria Flash EEPROM Ne c V30 Procesador Numérico Memoria RAM Procesador Booleano Procesador Entradas Salidas PCMCIA RAM o Flash EPROM PCMCIA Comunicación 4-30

31 Estructura Autómata Premium Memoria Flash EEPROM Memoria RA M Reloj Sistema PCMCIA RA M o Flash EPROM Nec V30 Procesador Numérico 8054 Timers y tomas comunicación Procesador Booleano y Aritmético básico Procesador Entradas/ Salidas Procesador FIP Bus FIPIO PCMCIA Comunicación Procesador Bus X Bus X 4-31

32 Estructura Autómata Siemens 135-U E/S ana lógicas memoria III E/S digitales procesador III BUS SI ST EMA S5 Procesador memoria de comunicación II... 5 procesador memoria II Procesador memoria de comunicacion I 1 procesador memoria I procesador de coordinación procesador procesador III III memoria memoria III III procesador procesador II II memoria memoria II II procesador procesador I I memoria memoria I I 4-32

33 Tratamiento de cortes de corriente Run Aplicació ió n Corte Run de Aplicación Corriente Retorno Run Aplicación Alimentación Corte >7ms SI Contexto Guardado NO NO SI Tarjeta Memoria Idéntica NO SI Continua la ejecución del programa Rearranque en Caliente Arranque en Frio 4-33

34 Adquisición Run Aplicación de las entradas STOP CPU y salvaguarda contexto Aplicación nte calien e en c anque Rearra Ejecución Run Aplicación programa Si %S1 tratar rearranque en caliente Corte >7ms Puesta Run a Aplicación cero bit %S1 SI Fin ejecución tarea Mast Sin actualizar salidas Puesta a 1 del bit %S1 Retorno Alimentación Contexto Salvaguardado = Contexto Actual SI Rearranque en caliente Autotest parcial Actualización de Salidas 4-34

35 Adquisición Run Aplicación de las entra das STOP CPU y salvaguarda contexto Aplicación frío ue en ranqu Arr Ejecución Run Aplicación programa Si %S0 tratar arranque en frio Corte >7ms SI Retorno Alimentación Contexto Salvaguardado = Contexto Actual NO Arranque en frío Autotest completo PueRun sta a Aplicación cero bit % S0 Inicializa ción Aplicación Grafcet en etapas inicialesi i inicialización bloques funcionales Actualización de Salidas Pue sta a 1 del bit %S0 4-35

36 Bit Función Estado Inicial Gestión %S0 1 = arranque en frío (reanudación de alimentación ió 0 S o U>S U->S con pérdida de los datos) %S1 1 = rearranque en caliente (reanudación de alimentación sin pérdida de los datos) 0 S o U->S siste ema Bit ts de %S4,%S5, %S6,%S7 Base de tiempo 10 ms, 100 ms, 1 s, 1 mn - S %S8 Prueba del cableado (utilizable en un autómata no configurado) 1 U %S9 1 = paso a retorno de las salidas 0 U %S10 0 = falla entradas/salidas 1 S %S11 1 = rebasamiento watchdog 0 S %S13 1 = primer ciclo después de puesta a RUN - S %S15 1 = falla cadena de caracteres 0 S->U %S16 0 = falla E/S tarea 1 S->U %S17 estado del bit de salida, durante desplazamiento 0 S->U %S18 1=rebasamiento o error aritmético 0 S->U %S19 1 =rebasamiento de periodo de tarea 0 S->U %S20 1 =rebasamiento de índice 0 S->U %S21 1=inicialización Grafcet 0 S %S22 1= desactivación Grafcet 0 S %S23 1= Grafcet fijo 0 S 4-36

37 %S24 1 = puesta en 0 de macroetapas en función de %SW22 a25 0 U->S stema de sis Bits d %S26 1= Rebasamiento de capacidad de la tabla de las 0 S etapas activas con STOP autómata- (véase %SW20 y %SW21) %S30 1 = activación de la tarea maestra 1 U %S31 1 = activación de la tarea rápida 1 U %S38 1 = validación de los sucesos 1 U %S39 1 = saturación en el tratamiento de los sucesos 0 U %S40 a %S47 0= falla de los racks 0 a 7 (%S40 rack 0); falla rack = O lógica de fallas de módulos rack %S49 1= reactivación de salidas estáticas disyuntadas 0 1 S %S50 1 = ajuste de la hora del reloj-calendario 0 U %S59 1 = validación del ajuste de la fecha actual 0 U %S66 1 = indicador de la batería siempre apagado 0 U %S67 0 = batería tarjeta de memoria en servicio - S %S68 0 = batería de respaldo (procesador) en servicio - S %S69 1 = validación del modo visualización memoria 0 U WORD" en los indicadores %S70 1 = actualización de datos en bus AS-i o enlace TSX Nano 0 U->S %S73 (1) Paso al modo protegido en el bus AS-i 0 U %S74 (1) Guardar la configuración presente en el bus AS-i 0 U 4-37

38 stema de sis bras d Palab %S80 1 = puesta a 0 de contadores de mensajes 0 U->S %S90 1 = actualización de palabras comunes 0 S->U %S94 1 = guardar los valores de ajuste de los bloques DBF %S95 1 = restauración los valores de ajuste de los bloques DBF %S96 (1) Validez de la acción de guardar del programa de aplicación 0 U->S 0 U->S - S %S97 (1) Validez de la acción de guardar %MW - S %S98 (1) Desviación del botón del acoplador TSX SAZ 10 0 U %S99 (1) Desviación del botón del bloque de visualización 0 U %S100 1 = restauración de los valores de ajuste de los bloques DBF - S %S118 0 = falla entradas/salidas FIPIO 1 S %S119 0 = falla entradas/salidas en rack 1 S 4-38

39 stema de sis bras d Palab Palabra función Gestión %SW0 Valor del periodo de la tarea maestra (en periódico) U %SW1 Valor del periodo de la tarea rápida U %SW8 Control de la adquisición de entradas de cada tarea U %SW9 Control de la actualización ió de salidas de cada tarea U %SW10 Primer ciclo después de un arranque en frío%sw10:x0: tarea MAST, %SW10:X1: tarea FAST,bit=0 primer turno de ciclo bit=1 fin de ejecución %SW11 Duración del watchdog S %SW13 Dirección principal de la estación S %SW17 Tipo de falla de ejecución para las operaciones flotantes %SD18 Contador de tiempo absoluto S y U %SW20 Número de etapas activas (250 máx) S %SW21 Número de transiciones i válidas (400 máx) S %SW22 a%sw25 (2) Cuadro de 4 palabras que permiten designar las macroetapas que se desean poner a 0 por puesta a 1 del bit %S24. %SW30 Tiempo de ejecución del último ciclo de la tarea maestra S %SW31 Tiempo de ciclo máximo de la tarea maestra S %SW32 Tiempo de ciclo mínimo de la tarea maestra S S U %SW33 Tiempo de ejecución del último ciclo de la tarea rápida S %SW34 Tiempo de ciclo máximo de la tarea rápida S 4-39

40 stema de sis bras d Palab %SW35 Tiempo de ciclo mínimo de la tarea rápida S %SW48 Número de sucesos tratados S %SW49 (1) %SW50 (1) %SW51 (1) %SW52 (1) %SW53 (1) Función Reloj-calendario: palabras que contienen los valores actuales de fecha y hora (en BCD): %SW49=día de la semana (tipo de día), %SW50=segundos, %SW51=horas y minutos, %SW52=mes y día %SW53=siglo y año %SW54 (1) Función Reloj-calendario: palabras que contienen la fecha y la S %SW55 (1) hora de la última falla de alimentación o parada autómata (en %SW56 (1) BCD): %SW54=segundos y código de falla, %SW55=hora y %SW57 (1) minuto, %SW56=mes y día, %SW57= siglo y año %SW58 Código de identificación de la última parada y día de la semana S %SW59 Ajuste incremental de la fecha y hora actuales U %SW67 (1)%SW68 (1)%SW69 (1) Gestión del modo de presentación "Display": %SW67: lectura de los botones pulsadores, %SW68: índices actual y máximo de los "objetos visualizados", %SW69: número del primer objeto del área visualizada S y U S y U

41 %SW80 Nº de mensajes emitidos por el sistema hacia conector terminal S y U %SW81 Nº de mensajes recibidos por el sistema hacia conector terminal SyU %SW82 Número de mensajes emitidos por el sistema hacia el módulo PCMCIA S y U stema de sis bras d Palab %SW83 Número de mensajes recibidos por el sistema desde el módulo SyU PCMCIA %SW84 Número de telegramas emitidos por el sistema S y U %SW85 Número de telegramas recibidos por el sistema S y U %SW86 Número de mensaje rechazados por el sistema S y U %SW96 (2) Comando/diagnóstico de la función guardar/restaurar S y U %SW97 (2) Número de %MW que se va a guardar U %SW98 (2) Dirección de la entrada TON (acoplador SAZ 10) U %SW99 (2) Dirección de la entrada TON (Bloqueo de visualización centralizada) %SW108 Número de bits forzados S %SW109 Contador del número analógico de vía forzada a 0 S %SW124 Tipo de la última falla UC encontrada S %SW125 Tipo de falla de bloqueo S %SW126 Dirección de la instrucción de la falla de bloqueo S %SW127 Dirección de la instrucción de la falla de bloqueo S U

42 stema de sis bras d Palab %SW128 à%sw143 %SW144 Punto de conexión FIPIO que contiene una falla Modo de marcha de la función árbitro de bus, productor/ consumidor de variable y supervisión del bus FIPIO %SW145 Modificación de los parámetros del árbitro de bus U y S %SW146 Visualización de la función de árbitro de bus y productor/consumidor en el bus FIPIO %SW147 Valor del tiempo de ciclo bus de la tarea en modo LIBRE S %SW148 Valor del tiempo de ciclo bus de la tarea en modo CONTROLADO S %SW149 Valor del tiempo de ciclo bus de la 2ª tarea en modo CONTROLADO %SW150 Número de tramas FIPIO emitidas S %SW151 Número de tramas FIPIO recibidas S %SW152 Número de tramas FIPIO de reanudación S %SW155 Número de intercambios explícitos en curso de tratamiento S S U S S

43 Bits de fall los

44 Bits de fall los

45