a) (5ptos) Extienda la microarquitectura para poder soportar interrupciones. Justifique por separado el agregado de cada componente.

Transcripción

1 Organización del Computador I - Segundo Parcial - Segundo Cuatrimestre 2010 Este examen se aprueba obteniendo al menos 65 puntos. El parcial es a libro abierto, con lo cual se puede utilizar todo lo definido en las prácticas y todo lo que se dió en clase, colocando referencias claras. Las soluciones a ejercicios de la práctica que se utilicen deben ser transcriptas. Justifique todas sus respuestas. Ejercicio 1 ejercicio3.tex (25 puntos) La microarquitectura de una máquina con datos de 16 bits y direcciones de 7 bits se muestra en el gráfico. La ALU sólo posee las operaciones ALU ADD y ALU SUB. El incrementador posee 2 operaciones que operan sobre su entrada: ADDER INC incrementa 1, y ADDER CPY sólo lo copia. El registro PSW mantiene almacenado los flags y actualmente no usa el bit 15. Memoria Bus externo MEM_ADDR MEM_DATA mem_read mem_write Se desea dotar a esta máquina de soporte para atender una única interrupción. Para ello se agrega una nueva entrada a la CPU (INTR) que solicita la interrupción. Las instrucciones STI y CLI habilitan o deshabilitan la atención de la interrupción. En caso de haber una interrupción la dirección de inicio de la rutina de atención se encuentra en la posición de memoria 0x0000. inc,copy Bus interno A IR PC ADDER AUX PSW A add,sub Z Bus interno B ALU R B a) (5ptos) Extienda la microarquitectura para poder soportar interrupciones. Justifique por separado el agregado de cada componente. b) (10ptos) Describa las acciones de la unidad de control para ejecutar la instrucción STI (habilitar interrupciones). c) (10ptos) Describa las acciones de la unidad de control luego de ejecutar una instrucción (es decir, los pasos que debe realizar el hardware en caso de existir una solicitud de interrupción). Solución de jgaleotti. (24 de noviembre de 2010) a) Se extiende la microarquitectura de la siguiente manera:... MEM_ADDR MEM_DATA 0x0000 IR inc_sp, dec_sp, copy_sp SP SUB_ADD inc_pc, copy_pc PC ADDER PSW... AUX_2 AUX Bus interno A Bus interno B Se utiliza el bit número 15 para almacenar el flag de habilitación de interrupciones (IF)

2 Se agrega el registro SP para apuntar al tope del stack pointer Se agrega el circuito SUB ADD para incrementar y decrementar en 1 unidad el el registro SP Se agrega una conexión del registro PC al bus interno B. Se agrega la constante 0x0000 conectada al bus interno A. b) Implementación de la instrucción STI PSW[15] := 1 c) Microprograma de la unidad de control: if INTR==1 AND PSW[15]==1 ; Apilo el PSW actual y decremento SP MEM_ADDR := SP MEM_DATA := PSW MEM_WRITE DEC_SP SP := AUX_2 ; Deshabilito las interrupciones PSW[15] := 0 ; Apilo el PC actual y decremento SP MEM_ADDR := SP MEM_DATA := PC MEM_WRITE DEC_SP SP := AXU_2 ; Apunto el PC al inicio de la RAI MEM_ADDR := 0x0000 MEM_READ PC := MEM_DATA endif Ejercicio 2 ejercicio2.tex (25 puntos) Se dispone de una computadora cuyas direcciones de memoria son de 20 bits, y direccionan a byte. La información se transmite de la memoria al CPU en bloques de 32 bits, ya que este es el tamaño de los registros de la arquitectura. El procesador cuenta con 4 KB de memoria caché dispuestos en líneas de 32 bytes. a) (5ptos) Indique qué bits de la dirección corresponden a los campos tag, line e index en caso de utilizar: i) una caché asociativa por conjuntos de 2 vías ii) una caché de mapeo directo b) (10ptos) Realice el seguimiento de la siguiente secuencia de lecturas a memoria utilizando la caché asociativa por conjuntos de 2 vías, y suponiendo una política de reemplazo FIFO. Indique hits, misses, desalojos y accesos desalineados cuando corresponda. 1) 0xABEA8 2) 0xABEB3 3) 0xBBEA8 4) 0xCBEBE 5) 0xBBEA0 6) 0xCBEC0 c) (10ptos) Supongamos ahora que se utiliza la caché de mapeo directo, y que en la misma ya se encuentra cacheada la dirección 0xDCB35. Si se utiliza una política de escritura write-back write-allocate y se realiza una escritura a la dirección 0xDCB3C, seguida de otra a la dirección 0xAAB32 cuántos accesos a memoria se producen? Justifique. Solución de Gonzalo Sainz-Trápaga. (24 de noviembre de 2010)

3 a) Tenemos direcciones de 20 bits, palabras de 32 bits y direccionamiento a byte. Dado que cada línea tiene 32 bytes, tendremos un index de 5 bits para ambos tipos de caché. Para la de mapeo directo, tendremos 128 líneas lo cual nos deja 7 bits de line y los restantes 8 serán de tag. A su vez, para la asociativa por conjuntos de dos vías tendremos solo 64 conjuntos, y por ende 6 bits para el campo set y 9 para tag. b) Dirección Tag Line Resultado Caché Notas 0xABEA8 0x157 0x35 Miss {0x35:0x157 0xABEB3 0x157 0x35 Hit {0x35:0x157 0xBBEA8 0x177 0x35 Miss {0x35:0x157,0x177 0xCBEBE 0x197 0x35 Miss + Miss {0x35:0x177,0x197-0x36:0x197 Desalojo + Desalineado 0xBBEA0 0x177 0x35 Hit {0x35:0x177,0x197-0x36:0x197 0xCBEC0 0x197 0x36 Hit {0x35:0x177,0x197-0x36:0x197 c) La primera escritura corresponde a la misma línea y tag que la que ya se encontraba cargada. Por lo tanto, al tratarse de una caché write-back, los cambios se hacen a caché y no se propagan a memoria. La segunda escritura tiene la misma línea que la anterior, pero un tag diferente. Por tratarse de una caché write-allocate, será necesario realizar un desalojo. Sin embargo, por haber sido escrita en la operación anterior, este desalojo involucrará un acceso a memoria para realizar la escritura, para un total de dos. En total, se producirán 2 accesos a memoria. Ejercicio 3 ejercicio1.tex (25 puntos) Se posee un microprocesador Orga1 con soporte para 1 interrupción para implementar un sistema de control de la barrera de un estacionamiento. El funcionamiento esperado del sistema es el siguiente: 1) El automovilista presiona un botón que activa el motor de apertura de la barrera. 2) Una vez que el vehículo cruza la barrera un sensor especialmente ubicado activa el motor para cerrar la barrera. 3) La barrera sólo funciona 12 horas al día (desde el momento de encendido del sistema). Si el automovilista presiona el botón fuera del horario de atención, la barrera no se levanta. Además del microprocesador Orga1, se cuenta con los siguientes dispositivos de E/S: Un botón con un registro de E/S (BUTTON DATA). Si se lee el valor 1 del registro de E/S significa que el botón está siendo presionado por el automovilista. Si por el contrario, se lee el valor 0, significa que el botón no está siendo presionado. Un motor con un registro de E/S (MOTOR CTRL) para controlar la barrera. Si se escribe el valor 1 en su registro de E/S, el motor levanta la barrera. Si por el contrario, se escribe el valor 0, el motor baja la barrera. Un sensor con un registro de E/S (SENSOR DATA). Si se lee el valor 1 del registro de E/S quiere decir que el sensor está captando un automóvil. En cambio, si se lee el valor 0, no hay ningún automóvil en el rango del sensor. Un clock que emite un pulso por una línea de salida (llamada CLOCK OUT) cada 10 minutos. a) (5ptos) Grafique un esquema de conexión del sistema indicando claramente como conectaría los registros de los dispositivos a los puertos de E/S de la máquina Orga1. No olvide graficar la línea de interrupción. b) (8ptos) Escriba la rutina de atención de interrupciones para controlar el paso de las 12 horas. (Ayuda: 12 horas equivalen a 720 minutos). c) (7ptos) Escriba (primero en pseudo-código y luego en lenguaje ensamblador) la rutina de control del sistema. Recordar que la barrera sólo debe funcionar dentro del horario. d) (5ptos) Suponiendo que el microprocesador puede ejecutar 750 millones de instrucciones por segundo. Cuánto tarda en ejecutarse la rutina de atención de interrupciones? Solución de Juan Pablo Galeotti y Francisco García Eijó. (22/11/2010)

4 a) Conexiones: BUTTON_DATA => FFF0 MOTOR_CTRL => FFF1 SENSOR_DATA => FFF2 CLOCK_OUT => INT_R b) Rutina de atención de interrupciones: rutina_atencion_int : ADD R1, 0x000A ; Sumo 10 minutos a la hora actual CMP R1, 0x02D0 ; 12 horas = 12 * 60 minutos = 720 minutos = 0x02D0 JGE abrir_o_cerrar JMP fin abrir_o_cerrar: CMP R0, 0x0001 ; Observo si esta abierto o cerrado JE cerrar MOV R0, 0x0001 ; Abrimos MOV R1, 0x0000 ; Reseteamos el contador de minutos JMP fin cerrar: MOV R0, 0x0000 ; Cerramos MOV R1, 0x0000 ; Reseteamos el contador de minutos fin: IRET c) Control de la barrera: while (true) { if (abierto==true) { if (boton_apretado==true) { levantar_barrera(); while (sensor_ocupado==true) { // skip bajar_barrera(); control: CMP R0, 0x0001 ; Me fijo si el estacionamiento esta abierto JNE control CMP [0xFFF0], 0x0001 ; Si esta abierto, leo el boton JNE control MOV [0xFFF1], 0x0001 ; Si esta oprimido, subo la barrera test: CMP [0xFFF2], 0x0000 ; Me fijo si el automovil ya paso JNE test MOV [0xFFF1], 0x0000 ; Si ya paso, bajo la barrera JMP control d) Como por segundo se ejecutan 750 millones de instrucciones. El tiempo en ejecutar una instrucción es de: ,333 ηseg por lo tanto el timpo máximo en ejecutar la RAI será de 8 1,333 ηseg 10,67 ηseg. Ejercicio 4 ejercicio4.tex (25 puntos) Se tiene una máquina con un procesador Orga1 conectado a controlador DMA y a dos dispositivos de entrada (IO 1 y IO 2), el objetivo específico de este DMAC es el de leer los datos de los dos dispositivos y copiarlos en la memoria principal pero de forma entrelazada (es decir, se debe

5 leer la misma dirección, primero de IO 1, luego de IO 2, luego se lee la próxima dirección de IO 1 y así hasta sucesivamente). Para su programación el DMAC cuenta con los siguientes registros de E/S de 16 bits: DMA MEM ADDR DMA IO ADDR DMA SIZE DMA CTRL STATUS Dirección en memoria principal a partir de la cual los datos deben ser copiados. Dirección de memoria en el espacio de los dispositivos desde donde se quiere leer los datos. Cantidad total de los datos a transferir. Bit mas significativo en 1 indica que el DMAC se encuentra trabajando, 0 en caso contrario. Bit menos significativo en 1 le indica al DMAC que puede iniciar las transferencia. Por otro lado, el dispositivo IO 1 cuenta con los siguientes registros de E/S de 16 bits: IO 1 ADDR IO 1 CTRL IO 1 STATUS IO 1 DATA Dirección a leer dentro del dispositivo. Escribiendo el valor 0xFFFF se provoca la lectura del dispositivo. Indica con el valor 0x0001 que el dispositivo está leyendo, Con 0x0000 indica que el dispotivo ha finalizado la lectura. Registro donde se almacena el dato una vez finalizada la lectura. El dispositivo IO 2 posee registros equivalentes llamados IO 2 ADDR, IO 2 DATA, IO 2 CTRL y IO 2 STATUS. Suponga que se cuenta con las primitivas requestint(), writemem(dirmem, dato), readmem(dirmem), writeio(direndisp, dato), readio(direndisp) vistas en clase. Escriba el pseudo-código del controlador DMA. Solución de Agustín Nieto. (23/11/10) While(TRUE){ While(DMA_CTRL_STATUS[0]!=1){ /*SKIP*/ DMA_CTRL_STATUS[15]=1; //Miro el bit que me indica el inicio de la transferencia //Seteo el bit que indica que el DMA esta trabajando while(dma_size>0){ writeio(io_1_addr, DMA_IO_ADDR);//Direccion a leer en IO_1 writeio(io_1_ctrl, 0xFFFF); //Digo al IO_1 que lea while(readio(io_1_status)!=0x0000){//espero que termine de leer /*SKIP*/ dato_io_1=readio(io_1_data) //Traigo el dato leido writeio(io_2_addr, DMA_IO_ADDR);//Direccion a leer en IO_2 writeio(io_2_ctrl, 0xFFFF); //Digo al IO_2 que lea while(readio(io_2_status)!=0x0000){//espero que termine de leer /*SKIP*/ dato_io_2=readio(io_2_data); //Traigo el dato leido writemem(dma_mem_addr,data_io_1); //Escribo los dos datos de DMA_MEM_ADDR++; //forma consecutiva writemem(dma_mem_addr,data_io_2); DMA_MEM_ADDR++; //Incremento iteradores DMA_IO_ADDR++; size-=2; //Decremento size en 2 DMA_CTRL_STATUS[15]=0; DMA_CTRL_STATUS[0]=0; //Indico que el DMAC termino de trabajar. //Para que no vuelva a entrar al ciclo. requestint() // DMAC solicita interrupcion al CPU

6