22.1. La razón de cambio máxima de esta onda es la pendiente de las rampas que conforman la onda. Su período es: T o = 1/f o = 1/500Hz = 2ms. Y su razón de cambio será (ver figura): SR = (5 0)/(0,5 10-3 0) = 10 4 V/s. v, V 5 1mV T máx 0 0,5 2 t, ms Si las muestras hay que tomarlas con una periodicidad no mayor de T máx para que la diferencia de tensión entre muestras consecutivas nunca exceda a 1 mv (ver figura), entonces: Tmáx = 1mV/SR = 10-3 /10 4 = 0,1µs Y la frecuencia mínima de muestreo será: f smín = 1/T máx = 1/0,1µs = 10MHz. Si se muestrea esta señal a f s = 2000Hz no se puede reconstruir la señal original a partir de sus muestras. Esta señal triangular periódica puede expresarse mediante su desarrollo en serie de Fourier: v = (5π/4)(senω o t - (1/3 2 )sen3ω o t + (1/5 2 )sen5ω o t (1/7 2 sen7ω o t + ) donde ω o = 2 πf o. Puede observarse que esta onda triangular puede reconstruirse mediante la superposición de un conjunto infinito de senoides conformado por una componente fundamental (frecuencia f o ) y una serie de armónicos impares cuya amplitud, respecto a la fundamental, decrece con su orden. Ésta es una señal que tiene un espectro de frecuencias infinito, por lo que no cumple las condiciones del criterio de Nyquist. Si admitiéramos algún error de aproximación entre la señal reconstruida a partir de sus muestras y la original, pudiéramos limitar el espectro de la señal hasta, por ejemplo, el armónico 7 inclusive (su amplitud ya sólo es del orden de un 2% de la fundamental) y, de esta forma, se necesitaría una frecuencia de muestreo de al menos fs = 2fm = 2(7fo) = 7000Hz. La reconstrucción, por supuesto, habría que hacerla con un sistema que generara estas 4 señales senoidales y, con su correspondiente relación de fase, las sumara. Este sistema no se corresponde con los convertidores D/A estudiados en la Lección 23. 22.2. -5 Si el convertidor A/D es de 12bits y su fondo de escala es de 5V su resolución será: Resolución = 5V/(2 12 1) = 5/4095 = 1,221mV 1
Y la resolución normalizada será: Resolución N = 1/(2 12 1) = 1,221mV/5V = 2,442 10-4. a) Si f s = 5kHz, entonces f s f m = 4kHz. El filtro antialiasing debe tener la frecuencia de corte en f c = f m = 1000Hz y ofrecer una atenuación a f = 4kHz de: A 4000Hz = 20log(2,442 10-4 ) = -72,25dB A, db 0 36,12dB/oct -72,25 b) Si f s = 10kHz, entonces f s f m = 9kHz. 1 4 f, khz El filtro antialiasing debe tener la frecuencia de corte en f c = f m = 1000Hz y ofrecer una atenuación a f = 9kHz de: A 4000Hz = 20log(2,442 10-4 ) = -72,25dB Sin dudas, el diseño de este filtro es menos exigente. A, db 0 24dB/oct -72,25 1 9 f, khz 22.3. Si el convertidor del problema anterior es de 16bits, su resolución normalizada será menor e igual a: Resolución N = 1/(2 16 1) = 1/65535 = 1,526 10-5 Y la atenuación que debe ofrecer el filtro a la frecuencia f s f m será: A fs-fm = 20log(1,526 10-5 ) = -96,33dB 22.4. a) Si f s = 5kHz, f s f m = 4kHz y se necesitaría un filtro con una atenuación de 48,16dB/oct. b) Si f s = 10kHz, f s f m = 9kHz y se necesitaría un filtro con una atenuación de 32,1dB/oct. La resolución normalizada del convertidor A/D será: Resolución N = 1/(2 12 1) = 2,442 10-4 = 0,0002442 = 0,02442% Y el peso de 1LSB en voltios será: 1LSB = Resolución N FS = 0,0002442 5V = 1,221mV. 2
Como que la resolución normalizada expresada en por ciento es menor que 0,003%, se puede tomar un tiempo de establecimiento para el S/H de 0,4µs. Así las cosas, el retardo de la señal de inicio de conversión (IC) respecto a la del S/H será: Retardo = retardo digital + Testablecimiento del S/H + Tapertura del S/H Retardo = 50ns + 400ns + 80ns = 0,53µs La magnitud del pedestal del S/H (8mV) es muy superior a ½LSB (0,6105mV) por lo que se producirá un apreciable error en la medida. Si suponemos (el fabricante así lo afirma para este circuito) que el pedestal es constante e independiente de la señal, este error en términos de LSB será: Error, LSB = 8mV/1,221mV = 6,55LSB. (Ver figura de la parte baja de la característica de transferencia estática del convertidor A/D). Código de Salida b 11 b 0 0 0111 0 0110 0 0101 0 0100 0 0011 0 0010 1LSB 0 0001 0 0000 0,6105 1,83 3,05 4,27 5,49 6,71 7,9 Tensión de Entrada, mv ½ LSB La potencia de 2 más próxima por exceso es 8 = 2 3. 6,55 LSB = 8mV Por lo que el error de pedestal enmascara la información contenida en los tres bits menos significativos del código del convertidor A/D, produciendo un error del orden de 0,2%, que es la resolución normalizada correspondiente a los 9 bits válidos de la conversión. Este error puede compensarse en alguna medida. Si el convertidor A/D tiene errores de cero y plena escala idénticos e iguales a ½LSB y si en esta parte baja el convertidor no posee errores de linealidad ni de ganancia apreciables, el código resultado de aplicar a su entrada 8mV sería: 007 H ó 000000000111 b en binario directo. Esto representa un error aditivo, de offset en el resultado. Como que el pedestal para señales positivas es siempre positivo, puede ser restado este código del resultado ofrecido por el convertidor. 22.5. El máximo tiempo de conversión T cmáx del convertidor A/D que no produce error en la conversión será aquella duración para la cual un decaimiento de 10µV/µs en el S/H provoque una variación en su tensión de salida (entrada del convertidor A/D) de ½LSB = 0,6105mV. 3
Así las cosas: De donde: (10µV/µs) T cmáx = ½LSB = 610,5µV T cmáx = 610,5/10 = 61,5µs. Si con el S/H del problema anterior y con el CA/D con T c = 61,5µs se producen conversiones consecutivas, el período de muestreo (sin considerar el tiempo que emplee el procesador en leer el dato del convertidor) será: T s = duración de la captura+retención por el S/H + Tiempo de conversión del CA/D. T S/H T cca/d Retardo digital Muestreo Retención Tiempo de Conversión S H IC EOC Y la frecuencia de muestreo será: f s = 1/T s = 1/(0,53µs + 61,5µs) = 16,121kHz. T s 22.6. De las hojas de características del fabricante del ADG428 se obtiene: R ON = 60Ω; C DOFF = 40pF; C DON = 54pF; t ON = 115ns; t OFF = 105ns. T OFF-ON = t ON + (R ON R L /(R ON + R L )) (C L + C D ) (-ln%ξ/100) sustituyendo valores se tiene: T OFF-ON = 115 10-9 + (60 1000/1060) (35 + 54) (-ln(0,001/100) 10-12 T OFF-ON = 173 10-9 s = 0,173µs Si con las componentes del ejemplo anterior el sistema de adquisición de datos realiza el muestreo de los ocho canales, el tiempo necesario para realizar la adquisición de datos de un canal será: T adqcanal = T OFF-ON del Multiplexor + T S/H + T cca/d = 0,173 + 0,53 + 61,5 = 62,103µs. Pero a partir del momento en que se envía al S/H la señal H ya se puede en cualquier momento enviar el código correspondiente al siguiente canal al multiplexor, solapándose así este tiempo dentro del T s analizado en el problema anterior. De esta forma: T adqcanal = T s = 62,03µs La frecuencia de muestreo del convertidor A/D será: f sca/d = 1/ T adqcanal = 1/62,03µs = 16,121kHz. Si consideramos que la lectura por parte del procesador del dato convertido se realiza durante el proceso de conversión del siguiente, la frecuencia de muestreo de cada canal será: f scanal = f sca/d /N = 16,121kHz/8 = 2,015kHz 2kHz. 4
La secuencia de adquisición sería la representada en la figura. 1 2 8 1 T adq CANAL T scanal 22.7. Si el procesador emplea 8µs en leer el dato del convertidor A/D, esta lectura puede realizarse durante el proceso de conversión de la muestra siguiente siempre que el CA/D permita acceso a lectura durante el tiempo que está realizando una conversión. Si esto es posible, luego de enviar al CA/D la señal IC, el procesador dispone del tiempo T cca/d para leer el contenido del registro de salida del convertidor que almacena el resultado de la conversión anterior. En tal caso, los resultados son los mismos que los del problema 22.5. Si esto no es posible y necesariamente hay que leer el dato al terminar la conversión del CA/D, entonces el diagrama de tiempo de la adquisición se transforma al siguiente: T s = T S/H + T cca/d + T lectdato T s = 0,53 + 61,5 + 8 = 70,03µs. Y la frecuencia de muestreo en conversiones consecutivas será: f s = 1/T s = 1/70,03 = 14,28kHz. 22.8. El tiempo de adquisición de un canal con los mismos elementos que los del problema anterior será: T adqcanal = T S/H2 + T cca/d + T lectdato = 0,53 + 61,5 + 8 = 70,03µs. Y el período de muestreo de cada canal en esta arquitectura, si utilizamos el mismo tipo de S/H para los de canal (S/H 1 ) que para el del convertidor (S/H 2 ) será: T scanal = T S/H1 + N T adqcanal = 0,53 + 8 70,03 = 560,77µs Y la frecuencia de muestreo de cada canal será: f scanal = 1/ T scanal = 1/560,77µs = 1,783kHz En el S/H 1 asociado al último canal de la secuencia de muestreo se producirá el máximo decaimiento durante el proceso de adquisición de los datos. El tiempo durante el cual se produce este decaimiento será el tiempo que este circuito permanece en el modo retención : T HOLD = T scanal T muestreos/h1 = 560,77µs 0,53µs = 560,24µs. Si el decaimiento del S/H es de ±0,02µV/µs, la caída de tensión en su salida durante T HOLD será: V = 0,02 560,24 = 0,011mV. El peso en voltios de ½LSB para este convertidor de 12 bit, 0 5V será: ½LSB = 5/2(2 12 1) = 0,6105mV. 5
Como que V < ½LSB, entonces en el sistema no existirá error por el decaimiento del S/H de canal. 6