Tema 5 : Portes Lògiques ombinacionals Sebastià ota Sistemes Microelectrònics ontinguts Famílies lògiques integrades Lògica MOS estàtica lògica MOS complementària lògica NMOS i PseudoNMOS lògiques amb transistors de pas Lògica MOS dinàmica introducció lògica clocked MOS lògica de precàrrega i avaluació lògica MOS dominó
Prestacions de les families lògiques Àrea implicació directa en cost o preu final del producte depèn de: nombre de dispositius i tamany dels dispositius quantitat i longitud de les interconnexions emprar lògica amb pocs dispositius (petits) i amb fàcil interconnexió Velocitat temps de propagació, temps de commutació throughhput (multiplicacions per segon a un multiplicador) Prestacions de les families lògiques onsum importància de sistemes portàtils, dificultat per dissipar lògiques que: no consumeixen en estàtica amb baix nombre de dispositius i interconnexions dispositius amb dimensions mínimes treballen en baixa tensió Tolerància a variacions paramètriques de la tecnologia (V t,k, ox,...) del dimensionat dels transistors (W i L) de la tensió d alimentació (V DD ) Facilitat d ús desacoblament elèctric entrada-sortida capacitat important de conduir sortides amb excursió total -V DD Facilitat de interconnexió possibilitat de síntesis lògica Importància de lògiques robustes
Lògica MOS complementària In In 2 In N In In 2 In N V DD PUN PDN Xarxa de Transistors PMOS pull-up: connecten V DD a F quan F(In,In 2, In N ) = F(In,In 2, In N ) pull-down: connecten F a GND quan F(In,In 2, In N ) = Xarxa de Transistors NMOS Les portes MOS complementàries són inversores NND NOR OI, OI Una porta inversora d N entrades té 2N transistors Lògica MOS complementària + F + + F
V x 2 V x 3 Lògica MOS complementària V DD f = x + x x 2 3 f = x + ( x2 x3 ) V x V f Les xarxes Pullup, pulldown són duals Paral lel a pulldown implica sèrie a pullup Sèrie a pulldown implica Paral lel a pullup PUN i PDN mai condueixen simultàniament Portes MOS complexes: OI, OI OI = and/or/invert; OI = or/and/invert. invert or Implementen funcions més complexes Tipus suma de producte o producte de sumes. Les seves xarxes Pullup i pulldown són compactes: menys àrea i major velocitat que versions equivalents integrades amb portes NND/NOR. OI2: and 2 inputs, and input (dummy), or dels 2 termes; invertir. out = [ab+c] and symbol circuit
Portes MOS complexes: OI, OI OI PMOS activated by "" NMOS activated by "" Pull up Pull down (+) (+)(+D) ()(D) +D D (+D) Y The NMOS pull-down => inversion () + D + D D (D) Portes MOS complexes ompound gate Y PMOS activated by "" NMOS activated by "" Pull up Pull down D D Y D + Y = D ( + + ) D ( + + ) D D Y
Portes MOS tristate In HZ HZ Out HZ In Out Z Z In In 2 In N In In 2 HZ HZ PUN PDN F(In,In 2, In N ) In N posibilitat d alta impedància : xarxa pmos i nmos mai condueixen simultàneament però pot ser que cap de les dues estigui conduint durant un cert temps cas de buffers, que control len senyals que estan control lades per altres blocs Portes MOS complexes: VT La corba de transferència de voltatge depen dels vectors d entrada. Per exemple en una nand2 hi ha tres possibles formes per canviar de nivell V OH i V OL es mantenen a V DD i gnd respectivament. V OH i V OL varien en funció de les entrades Resposta semblant a la de l inversor
Retards de portes complexes Sabem calcular el retard en portes inversores (un únic transistor carrega o descarrega el nus de sortida) Què passa a portes complexes? (exemple NND3) onsiderar inversor equivalent Pull down = transistor NMOS equivalent β n β = = n _ equivalent 3 + + β β β n Pull up = transistor PMOS equivalent Pot dependre del vector d entrada onsiderar pitjor cas β = β ò β + β ò β + β + p _ equivalent p p n2 p2 n3 p p2 β p3 Porta NND Pulldown: transistors nmos en sèrie t f = 2.2 * (2 * ) * L Pullup: transistors pmos en paral lel (pitjor cas, un transistor conduïnt) t r = 2.2 * * L V OUT Rn L Rn
Porta NOR Pulldown: transistors nmos en paral lel (pitjor cas, un transistor conduïnt) t f = 2.2 * * L Pullup: transistors pmos en sèrie t r = 2.2 * (2 * ) * L La NOR és més lenta que la NND (per qué?) Rp Rp V OUT L Porta OI Temps de baixada: 2 transistors nmos en sèrie (pitjor cas) t f = 2*2.2( +R L ) L Temps de pujada: 3 transistors pmos en sèrie (pitjor cas) D RL t f = 3*2.2( +R L ) L D L
Model de retard R eq L L int NND2 int INV L NOR2 Dependència del retard amb el valor de les entrades L El retard depen del valor de les entrades Transició Les dues entrades són El retard es.69 /2 L Una entrada és El retard és.69 L int Transició Les dues entrades són El retard és.69 2 L
Dependència del retard amb el valor de les entrades 3 2,5 == Input Data Pattern Delay (psec) Voltage [V] 2,5,5 =, = =, = == =, = =, = == 67 64 6 45 =, = 8 2 3 4 -,5 time [ps] =, = 8 NMOS =.5µm/.25 µm PMOS =.75µm/.25 µm L = ff Dimensionament Dels Transistors 2 2 4 Suposem que en aquestes condicions L inversor té el mateix temps de pujada que de baixada 2 2 L int 4 int L Si és dobla la mida dels transistors nmos aquesta porta té el mateix retard que l inversor (en el pitjor cas)
Dimensionament Dels Transistors 4 8 8 D 4 D 2 2 2 OUT = D + ( + ) onsideracions sobre el Fan-In D D 3 2 L Model R distribuit (Elmore delay) t phl =.69 R eqn ( +2 2 +3 3 +4 L ) El temps de propagació és deteriora rapidament en funció del fan-in (en el pitjor dels casos en forma quadràtica)
Temps de retard i Fan-In Pot ser una porta lògica arbitrariament complexa? NO, el retard depen fortament del nombre de variables d entrada: 25 quadratic t p (psec) 75 5 25 fan-in t phl t plh 2 4 6 8 2 4 6 t p linear al evitar portes lògiques amb fan-in major que 4 Temps de retard i Fan-Out t p (psec) t p NOR2 t p NND2 t p INV Portes amb corrent de càrrega semblant. 2 4 6 8 2 4 6 eff. fan-out
Fan-in: quadratic degut a l increment de la resistència i la capacitat internes Fan-out: cada porta addicional contribueix a L amb 2 capacitats de porta t p = a FI + a 2 FI 2 + a 3 FO Tècniques de disseny (I) Ordre dels Transistors critical path critical path In 3 In 2 In charged M3 In charged M3 L L In M2 2 M2 2 2 charged discharged In M charged 3 M discharged Temps de propagació determinat pel temps de descàrrega de L, i 2 Temps de propagació determinat pel temps de descàrrega de L
Tècniques de disseny (II) Utilitzeu estructures lògiques alternatives F = DEFGH Tècniques de disseny (III) L L
Tècniques de disseny (IV) Reduïr l excursió de voltatge del nus que commuta t phl =.69 (3/4 ( L V DD )/ I DSTn ) =.69 (3/4 ( L V swing )/ I DSTn ) Reducció lineal del retard També rebaixa el consum de potència Però la porta següent serà més lenta! Retard en varies etapes lògiques harge: I c in out in2 Discharge I d Discharge I d
Retard en varies etapes lògiques R NOR I c I d I d R ND7 in in2 out R ND2 El retard total es pot aproximar per: R ND7 in +R NOR in2 +R ND2 out MOS asic: Delay El retard d un senyal en un circuit digital MOS depèn de: Fan-in de les portes Fan-out Nombre de portes que hi ha en el camí entre entrada i sortida. Retard associat a les interconnexions.
MOS asic: Delay Mesures per reduir el retard: Fer els transistors més amples per tal de minimitzar les resistències de pull-up/down Fer els transistors més petits per tal de minimitzar la capacitat de carrega de les portes Reduir el nombre d etapes lògiques en un camí. propar els blocs entre sí per tal de reduir la longitud de les interconnexions. Lògica MOS estàtica dvantages No conducció simultànes dues xarxes : onsum estàtic NUL. Lògica molt robusta i regeneració de nivells lògics cceptable capacitat de conducció ïllament elèctric entrada/sortida Inconvenients Àrea: necessitat de dues xarxes lògiques (redundància) Àrea: xarxa PMOS no dimensions mínimes K P <K N Velocitat: moderada àrea gran capacitat gran velocitat menor