Departamento de Tecnología Electrónica.

Transcripción

1 Departamento de Tecnología Electrónica. Tema 8 Dispositivos Programables por el usuario (I)

2 Introducción a los Dispositivos Programables por el Usuario Circuitos Completamente a medida Células Estándar (Fab. Todas las máscaras) Predifundidos (Fab. Últimas máscaras) Dispositivos Programables por el usuario 3/5/26 GITI Microelectrónica 2

3 Concepto de Dispositivo Programable Implemented design Configuration memory Configured elements 3/5/26 3

4 Tipos de dispositivos programables por el usuario SPLD CPLD FPGA 3/5/26 4

5 Modelo de FPGAs Bloques Lógicos Bloques de Entrada/Salida Programabilidad Recursos de Conexionado 3/5/26 5

6 Programación: SRAM Proceso CMOS Estándar Volátil (ROM ext.) (reprogramable) Area! 3/5/26 6

7 Programación: SRAM V cc 47k NC 47k 47k 47k 47k 47k M M2 M NC M M M M PWRDN M2 M2 DOUT DIN DOUT DIN DOUT XC4E/X MASTER SERIAL CCLK DIN V cc 47k XC7D CLK DATA VPP V cc CCLK XC4E/X, XC55 SLAVE CCLK XC3A SLAVE PROGRAM LDC CE CEO PROGRAM RESET DONE INIT RESET/OE DONE INIT D/P INIT PROGRAM 3/5/26 7

8 Modo de Configuración D Q D Q CCLK Funcionamiento Normal D Q D Q CCLK 3/5/26 8

9 Programación: ANTIFUSIBLES () OXIDO SILICIO AMORFO METAL2 VIALINK METAL OXIDO DIELECTRICO ONO POLISILICIO PLICE DIFUSION n+ 3/5/26 9

10 Programación: ANTIFUSIBLES (2) METAL METAL2 PLICE Programable Low Impedance Circuit Element ANTIFUSIBLE DIFUSION n+ POLISILICIO 3/5/26

11 Resistencia del antifusible en Kohms Resistencia de programación de un antifusible.2 Sin programar: GigaOhm Corriente de programación en ma 3/5/26

12 Características del antifusible Se programa cada antifusible mediante la aplicación de una tensión de 6V durante ms. Se añaden tres capas en el proceso de fabricación CMOS estándar. Durabilidad de 4 años 3/5/26 2

13 Programación: EPROM () Óxido Línea de palabra Metal Puerta de control Puerta Flotante Difusión n 3/5/26 3

14 Programación: EPROM (2) Característica de transferencia con la puerta flotante descargada i D Característica de transferencia con la puerta flotante cargada V T V T =-Q/C FC V T V T V G 5 V 3/5/26 4

15 Programación: FLASH () Contacto Drenador Puerta de control Puerta Flotante Contacto Fuente B B A A Oxido inter-poly Oxido de Puerta Fuente Sustrato p Sección BB Drenad. Puerta de control Puerta Flotante Puerta de control Oxido de Puerta Sustrato p Sección AA Puerta Flotante Oxido inter-poly 3/5/26 5

16 Programación: FLASH (2) 2 V GND GND 5 V 2 V Flotante Fuente Drenador Fuente Drenador Sustrato p Sustrato p Programación: inyección de electrones desde el drenador Borrado: Efecto Fowler- Nordheim (Túnel) hacia la fuente 3/5/26 6

17 Programación: EPROM (2) +5 V linea de selección RESISTENCIA PULL-UP linea de bit PUERTA DE SELECCION PUERTA FLOTANTE gnd TRANSISTOR EPROM 3/5/26 7

18 Programación: EPROM (2) +5 V linea de selección RESISTENCIA PULL-UP linea de bit PUERTA DE SELECCION Qué queda? PUERTA FLOTANTE gnd TRANSISTOR EPROM 3/5/26 8

19 Programación: Resumen () Técnica Volátil Reprogr. Área R (Ohm) C (ff) SRAM SI Interna Grande -2K -2 PLICE NO NO Pequeña Antifusible. Grande Programación VIALINK NO NO Pequeña Antifusible. Grande Programación EPROM NO Externa Pequeña 2-4K -2 EEPROM NO Externa 2*EPROM 2-4K -2 3/5/26 9

20 Programación: Resumen (2) Técnica Area Num. Ciclos Tiempo de Celda f 2 t acceso (ns) de Escritura Retención RAM > 4 Volátil EPROM años EEPROM años FLASH años 3/5/26 2

21 Modelo de FPGAs Bloques Lógicos Bloques de Entrada/Salida Recursos de Conexionado 3/5/26 2

22 /X./X2 X./X2 /X.X2 Bloques Lógicos: Multiplexor () Y Y2 Y3 If (X,X2=,) F=Y If (X,X2=,) F=Y2 If (X,X2=,) F=Y3 If (X,X2=,) F=Y4 Y4 Y Y2 X X2 Y3 F 3/5/26 22

23 Bloques Lógicos: Multiplexor (2) X X2 F Y Y2 Y3 If (X,X2=,) F= If (X,X2=,) F= If (X,X2=,) F= If (X,X2=,) F= Y4 X X2 F F=XX2+XX2 X X2 3/5/26 23

24 Bloques Lógicos: Multiplexor (3) X X2 F Y Y2 Y3 If (X,X2=,) F= If (X,X2=,) F= If (X,X2=,) F= If (X,X2=,) F= Y4 X X2 F X X2 3/5/26 24

25 Bloques Lógicos: Multiplexor (4) X X2 F Y Y2 Y3 If (X,X2=,) F= If (X,X2=,) F= If (X,X2=,) F= If (X,X2=,) F= Y4 X X2 F X X2 3/5/26 25

26 Bloques Lógicos: Grano Grueso. Ejemplo: Xilinx. Concepto de LUT a b c f a b c MEMORIA 8x f f b) a) DECODIFICADOR 3:8 a b c c) Bloque programable y ejemplo de función lógica f= /(/(a.b).c) 3/5/26 26

27 Concepto de LUT 7-LUT 2-LUT 3-LUT 4-LUT Diferentes tamaños de LUT s 3/5/26 27

28 Construcción de LUT () x y f = xy + z Tabla de verdad xyz f x y z Decodif. 3 8 SRAM f z f Equivalentes x y 3-LUT f f z SRAM 3/5/26 28

29 Construcción de LUT (2) SRAM x x SRAM x x SRAM x x x x x x x x x x f x x x f x x x f x x 2-LUT x x x 3-LUT x x x LUTs de 2, 3 y 4 Entradas 4-LUT Si sube número de entradas, sube área y retraso, pero pueden realizarse funciones más complejas 3/5/26 29

30 Efecto del número de entradas en LUTs Ejemplo: F=a.b.d+b.c./d+/a./b./c a d c d b a c Realización con 7*2-LUT f b a c d a c Realización con 3*3-LUT f Realización con *4-LUT a b c d Retraso= *4-LUT f b Retraso= 4*2-LUT Retraso= 2*3-LUT El tamaño de las LUTs lo define el fabricante a priori 3/5/26 3

31 Bloques Lógicos: Grano Grueso. Xilinx. Serie 4 Entradas C C2 C 3 C4 Salidas selector G4 state G3 G2 Lookup Table D S Q Q 2 G Lookup Table E R R G F4 state F3 F2 Lookup Table D S Q Q F Vcc E R Reloj F 3/5/26 3

32 Bloques Lógicos: Ejemplo () X Y X2 Y5 Y6 Y8 F Y2 X3 Y7 Y3 X4 Y4 3/5/26 32

33 Bloques Lógicos: Ejemplo (2) X X2 F=/(X.X2.X3.X4) X3 X4 3/5/26 33

34 Bloques Lógicos: Ejemplo (3) X X2 F=(X.X2.X3.X4) X3 X4 3/5/26 34

35 Bloques Lógicos: Ejemplo (4) X X2 F=X+X2+X3+X4 X3 X4 3/5/26 35

36 Bloques Lógicos: Ejemplo (5) X X2 F=/(X+X2+X3+X4) X3 X4 3/5/26 36

37 Bloques Lógicos: Ejemplo (6) X X2 F=/(X+X2+/X3+/X4) X3 X4 3/5/26 37

38 Bloques Lógicos: Ejemplo (7) X? X2 F=/(X2+/X3+/X4) X3 X4 3/5/26 38

39 Bloques Lógicos: Grano Grueso. Altera Max-5 3/5/26 39

40 Bloques Lógicos: Grano Grueso. Altera Max-7 3/5/26 4

41 Bloques Lógicos: Grano fino (CROSSPOINT) f a b c Buen aprovechamiento de los transistores/ Muchas interconexiones 3/5/26 4

42 Bloques Lógicos: Grano Grueso. Ejemplo: ACTEL (ACT-) w x s f f y z a s2 s3 s4 b c a) Bloque programable ejemplo de función lógica f= /(/(a.b).c) b) 3/5/26 42

43 Bloques Lógicos: Grano Grueso. Ejemplo: ACTEL (ACT-2) D D D Z D Z D D D D A B A B A B A B a) Bloque C a) Bloque S 3/5/26 43

44 Bloques Lógicos: Grano Grueso. Ejemplo: ACTEL (ACT-3) D D Z D Q D D A B A B Clear Clock Select 3/5/26 44

45 Modelo de FPGAs Bloques Lógicos Bloques de Entrada/Salida Recursos de Conexionado 3/5/26 45

46 Interconexionado 3/5/26 46

47 Interconexionado /5/26 47

48 Interconexionado (Xilinx) CONEXIONES DE PROPOSITO GENERAL BLOQUE INTERC. BLOQUE INTERC. CONEXIONES DIRECTAS CONEXIONES LARGAS BLOQUE LOGICO BLOQUE LOGICO BLOQUE INTERC. BLOQUE INTERC. BLOQUE LOGICO BLOQUE LOGICO 3/5/26 48

49 Interconexionado (Xilinx) Interruptores entre segmentos Interruptores entre líneas ortogonales 3/5/26 49

50 Arquitectura de ALTERA LAB Matriz de Macroceldas (6) Expansor de términos producto Un bloque asociado de I/O PIA 3/5/26 5

51 Interconexionado (Altera) PIA I/O EXPS BLOQUE LOGICO LAB PIA LAB BLOQUE LOGICO BLOQUE LOGICO BLOQUE LOGICO a) b) 3/5/26 5

52 Interconexionado (Actel) SEGMENTO DE ENTRADA SEGMENTO DE SALIDA BLOQUE BLOQUE BLOQUE BLOQUE BLOQUE BLOQUE LOGICO LOGICO LOGICO LOGICO LOGICO LOGICO SEGMENTO PISTA VERTICAL BLOQUE BLOQUE BLOQUE BLOQUE BLOQUE BLOQUE LOGICO LOGICO LOGICO LOGICO LOGICO LOGICO LINEAS DE RELOJ INTERRUPTORES BLOQUE BLOQUE BLOQUE BLOQUE BLOQUE BLOQUE LOGICO LOGICO LOGICO LOGICO LOGICO LOGICO 3/5/26 52

53 Decisiones sobre Interconexionado Cuántos segmentos por Canal Cómo de largos Cuantos interruptores de rutado Compromiso entre velocidad y área Herramientas de rutado optimizadas para arquitectura Se requiere más investigación 3/5/26 53

54 Modelo de FPGAs Bloques Lógicos Bloques de Entrada/Salida Recursos de Conexionado 3/5/26 54

55 Bloque de E/S: Xilinx-4 S le w R a t e C o n t ro l P a s s ive P u ll-u p / P u ll-d o w n T O u t O utpu t C loc k D C E Q Flip-Flop/ latch Output Buffer Pad I I 2 Q D D e la y Input Buffer Cloc k E na ble Inpu t C loc k C E Flip-Flop/ latch 3/5/26 55

56 Comparación FPGA-ASIC () Tamaño: ASIC: 8 Transistores/puerta (rutado) FPGA: Transistores/puerta (rutado+programabilidad) Velocidad: Aprox. /3 No máscaras: No coste de NRE (muy interesante si hay que rediseñar Flexibilidad) No espera fabricación de máscaras y prototipos 3/5/26 56

57 Comparación FPGA-ASIC (2) Tecnología última generación (65 nm, estructuras muy repetitivas) Hasta 25 M. Puertas. Diseño con las mismas herramientas que ASIC. Integración HW/SW se retrasa en los ASICs hasta que no se reciben muestras buenas Tiempo de llegada al mercado menor que ASIC. 3/5/26 57

58 Comparación FPGA-ASIC (3) Futura Investigación: Mejora de arquitecturas para reducir Tr./Puerta. Mejora algoritmos síntesis... (optimizar uso de recursos internos) Diseño de Dispositivos con módulos especializados (Tratamiento de señal, Comunicaciones...) 3/5/26 58

59 Comparación FPGA-ASIC (4) Tamaño (N. Puertas) M 25M F u l l C u s to m K 5 K F P G A A S IC K K 5 K C P L D S P L D,,, V o l u m e ( c h i p s s o l d ) Volumen (chips vendidos) 3/5/26 59

60 Comparación FPGA-ASIC (5) Los costes de NRE suben: Coste por máscara Número de máscaras Sube pedido mínimo: Sube número de CIs buenos al bajar la regla de diseño El tamaño de las obleas sube Evolución con el tiempo del límite de rentabilidad entre ASICs y FPGAs Cada vez quedan menos fabricantes activos 3/5/26 6

61 Comparación PLD-ASIC (6) Las FPGAs pueden sustituir ASICs por: Capacidad adecuada. Suficientes prestaciones. Costo unitario no muy superior. Son productos estándar. 3/5/26 6

62 Uso de FPGAs Inicialmente como Glue Logic : Uniendo bloques VLSI compejos (baja capacidad). Actualmente realizando subsistemas digitales completos (alta capacidad). Realizando diseños que se hubiesen tenido que hacer con ASICs. Emulando partes de ASICs muy complejos. En el futuro inmediato, realizando sistemas digitales/analógicos completos (capacidad muy elevada). 3/5/26 62

63 Gasto en I+D (Xilinx) ( Mill. $) 7 6 Ventas Gasto en I+D /5/26 63

64 Proyección del mercado de Dispositivos Lógicos Programables 6 5 Millones de $ /5/26 64