3. CPLD S Y FPGA S UNIVERSIDAD TECNOLÓGICA DE LA MIXTECA. Instituto de Electrónica y Mecatrónica S I S T E M A S D I G I T A L E S

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1 UNIVERSIDAD TECNOLÓGICA DE LA MIXTECA Instituto de Electrónica y Mecatrónica 3. CPLD S Y FPGA S S I S T E M A S D I G I T A L E S 1 M. C. Felipe Santiago Espinosa Octubre / 2017

2 INTRODUCCIÓN Los CPLDs y FPGAs son útiles para una gama amplia de aplicaciones, desde la implementación de pegamento lógico hasta el desarrollo de sistemas completos, en donde el volumen de producción no justifica el costo de un ASIC. Un uso común es la conversión de diseños consistentes en múltiples SPLDs en un número menor de CPLDs o en un FPGA. Con los CPLDs es posible realizar diseños relativamente complejos, como controladores de gráficos, UARTs, controladores de LAN, control de caché, entre otros. La ventaja para el fabricante es que puede manufacturar un número elevado de tarjetas, con la confianza de que podrá actualizar el firmware si llega a haber cambios en algún protocolo. 2

3 INTRODUCCIÓN Las aplicaciones de los FPGAs van más allá de la simple implementación de lógica digital. Los FPGAs son empleados en el desarrollo de controladores de dispositivos y en sistemas de codificación y filtrado en el área de comunicaciones. Además, los fabricantes de procesadores en algún punto del ciclo de diseño utilizan FPGAs para evaluar sus prototipos. Con ello, pueden probar de manera real la ejecución de instrucciones antes de fabricar el diseño final en un ASIC. Los FPGAs pueden ser utilizados para la implementación de arquitecturas específicas para acelerar algún algoritmo. Los algoritmos de bajo nivel en visión por computadora y análisis de imágenes son candidatos ideales para explorar arquitecturas específicas que aceleren su rendimiento. 3

4 ARQUITECTURA DE LAS CELDAS LÓGICAS Tanto CPLD s como FPGA s basan su organización en arreglos o matrices de celdas lógicas. En las celdas se implementa la lógica combinacional o secuencial. Una celda lógica puede ser tan simple como un transistor o tan compleja como un microprocesador. Los CPLD s y FPGA s comerciales utilizan celdas lógicas que están basadas en uno o mas de los siguientes elementos: Un par de Transistores. Arreglos de compuertas básicas, como NANDs y XORs de dos entradas. Multiplexores. Tablas de búsqueda (LUT s, Look-up tables). Estructuras AND-OR con muchas entradas. 4

5 GRANULARIDAD DE UNA CELDA LÓGICA Una celda lógica puede tener: Granularidad fina: La celda contiene pocos transistores y puede implementar solamente operaciones lógicas simples. Granularidad gruesa: La celda contiene un número grande de transistores, suficiente para implementar funciones lógicas grandes. 5

6 PAR DE TRANSISTORES Los FPGAs de Crosspoint Solutions utilizan un par de transistores como una celda lógica. Dado que los transistores están conectados en renglones, las compuertas se pueden aislar apagando los transistores que las limitan. 6

7 PAR DE TRANSISTORES 7

8 LA CELDA PLESSEY Plessey ofrece un FPGA cuya celda básica consiste de una compuerta NAND de dos entradas Si el latch no es necesario, la configuración lo deja transparente. 8

9 LA CELDA PLESSEY Por ejemplo, la función f = ab + c se puede implementar con dos compuertas NAND. A B C U1 AND_2 U3 NOT U2 OR_2 f A B C U4 NAND_2 U5 NAND_2 f 9

10 OTRAS CELDAS DE GRANO FINO Algotronix utiliza una celda en donde se puede realizar cualquier función de dos entradas, con un bloque basado en multiplexores configurables, Concurrent Logic utiliza una celda que contiene una compuerta AND de dos entradas y una compuerta XOR de dos entradas. Toshiba ofrece un FPGA donde la celda se basa en compuertas NAND de dos entradas. 10

11 CELDAS DE GRANO FINO La principal ventaja en el uso de celdas de grano fino es que éstas son completamente utilizadas. Es más fácil usar celdas lógicas pequeñas eficientemente. La principal desventaja es que los FPGAs requieren un número relativamente grande de segmentos de alambre e interruptores programables. Tales recursos de ruteo pueden resultar costosos en área y en el tiempo de respuesta del dispositivo. 11

12 CELDAS BASADAS EN MUX La familia Act-1 de Actel usa una celda de 8 entradas y una salida la cual contiene tres multiplexores de 2 a 1 y una compuerta OR. En la celda se pueden implementar: Todas las funciones combinacionales de dos entradas Todas las funciones de tres entradas con,una entrada positiva muchas funciones de cuatro entradas algunas de 5 a 8 entradas. 12

13 CELDAS BASADAS EN MUX En total se pueden implementar 702 funciones diferentes en la celda Act-1. La función de la celda es: f = (s 3 + s 4 ) (s 1 w + s 1 x) + (s 3 + s 4 )(s 2 y + s 2 z) 13

14 CELDAS BASADAS EN MUX Por ejemplo, la función f = ab + c se puede implementar como sigue: 14

15 CELDAS BASADAS EN MUX f = (s 3 + s 4 ) (s 1 w + s 1 x) + (s 3 + s 4 )(s 2 y + s 2 z) = (c + 0) ( ) + (c + 0)(b. 0 + b. a) = c (1 + 0) + c(0 + ba) = c + cab = c + (c + c) ab = c + 1(ab) = ab + c 15

16 CELDAS BASADAS EN MUX La celda lógica de los FPGAs de Quick Logic es similar a la de Actel en que usa tres multiplexores de 2 a 1, pero organizados como un mux de 4 a 1. 16

17 CELDAS BASADAS EN TABLAS Las celdas de Xilinx están basadas en el uso de SRAM como tablas de búsqueda (LUT, look-up table). La tabla de verdad de una función lógica de K-entradas está almacenada en una SRAM de 2 K x 1. Las líneas de dirección funcionan como entradas y el dato almacenado en la SRAM proporciona el valor de la función. 17

18 XC2000 CLB 18

19 XC3000 CLB 19

20 XC4000 CLB 20

21 ALTERA FLEX 10KE 21

22 GRANULARIDAD Y DENSIDAD La función f = abd + bcd + a b c se puede implementar con LUTs de diferentes dimensiones, como sigue: 2-LUT 3-LUT 4-LUT 22

23 GRANULARIDAD Y BITS DE CONFIGURACIÓN Dado que cada K-LUT requiere de 2 K bits de configuración, La implementación en 2-LUT requiere 2 2 x 7 = 28 bits. En 3-LUT se necesitan 2 3 x 3 = 24 bits. En 4-LUT se requieren sólo 2 4 x 1 = 16 bits. Considerando los bits de configuración como una medida de área (costo en área), la implementación en 4-LUT ocupa un área lógica mínima. 23

24 GRANULARIDAD Y NÚMERO DE BLOQUES LÓGICOS 24

25 GRANULARIDAD Y RETARDOS DE PROPAGACIÓN La función f = abd + abc + acd se puede implementar usando únicamente compuertas NAND de dos entradas, como sigue: La ruta más larga requiere 4 niveles lógicos. Asumiendo un proceso CMOS a 1.2, una NAND de 2-entradas tiene un retardo de 0.7ns. La ruta crítica tiene un retardo de 4 x 0.7 = 2.8ns 25

26 GRANULARIDAD Y RETARDOS DE PROPAGACIÓN La misma función f = abd + abc + acd también se puede implementar usando 3-LUTs como sigue: La ruta más larga requiere 2 niveles lógicos. Asumiendo un proceso CMOS a 1.2, una 3-LUT tiene un retardo de 1.4ns. La ruta crítica tiene un retardo de 2 x 1.4 = 2.8ns 26

27 NIVELES LÓGICOS Y RETARDOS DE PROPAGACIÓN 27

28 LÓGICA ALEATORIA EN FPGAS Se considera el mapeo de un circuito cualquiera en LUT s de 3 entradas. LUT 1 LUT 2 LUT 4 LUT 3 28

29 LÓGICA ALEATORIA EN FPGAS Y en LUT s de 5 entradas. LUT 1 LUT 2 Al incrementar el tamaño de las LUTs (incrementando el número de entradas), el número de LUTs se reduce. Las LUTs son muy convenientes para la realización de lógica aleatoria. 29

30 OPERACIONES ARITMÉTICAS EN FPGAS Se considera el mapeo de un sumador completo de 2 bits en LUTs de 3 entradas. Son necesarias 4 LUTs. Con LUTs de más entradas no se reducirá el número de LUTs requeridas para el sumador. Sin un cambio en el número de salidas, se desperdiciarían recursos al emplear LUTs con más entradas. LUT 4 LUT 3 LUT 2 LUT 1 30

31 ARQUITECTURAS DE RUTEO Los recursos de ruteo conectan a las celdas entre sí o con los bloques de entrada y salida. 31

32 CRITERIOS DE RUTEO Para establecer los recursos de ruteo de un CPLD o FPGA se deben tener en consideración dos aspectos importantes: Enrutamiento: La capacidad del dispositivo para acomodar todas las conexiones requeridas por una aplicación, considerando el hecho de que los segmentos de alambre son colocados durante la fabricación del circuito. Velocidad: Se debe minimizar el retardo de propagación debido a las conexiones programables entre segmentos de alambre. Este es un factor interno del rendimiento del CPLD o FPGA. 32

33 ARQUITECTURA GENERAL DE RUTEO Un segmento de alambre (wire segment) típicamente va a contar con un interruptor programable en cada uno de sus extremos. Una pista (track) es una secuencia de uno o más segmentos de alambre en una línea. Un canal de ruteo es un grupo de pistas paralelas. 33

34 Un bloque de conexión (connection block) proporciona conectividad de las entradas y salidas de un bloque lógico a los segmentos de alambre en los canales. Un bloque de interruptores (switch block) proporciona conectividad entre los segmentos de alambre horizontales y verticales, por sus cuatro lados. 34

35 ARQUITECTURA DE RUTEO EN EL XC

36 BLOQUE DE INTERRUPTORES EN EL XC

37 ARQUITECTURA DE RUTEO EN EL XC3000 Un bloque de interruptores enlaza cada salida del CLB a dos o tres de las cinco pistas que pasan frente a él. Por los cuatro lados del CLB hay bloques de interruptores que conectan los 11 pines del bloque con los segmentos de alambre. Las conexiones se realizan con transistores de paso para las salidas (dado que solamente son dos) y multiplexores para las entradas (son 9). El uso de MUXs reduce el número de celdas SRAM necesarias por pin. En un bloque de interruptores, cada segmento de alambre puede conectar a cinco o seis salidas de las 15 posibles, en los lados opuestos del bloque. 37

38 ARQUITECTURA DE RUTEO EN EL XC3000 Hay cuatro tipos de segmentos de alambres: Interconexiones de propósito general: Segmentos de alambre que se conectan por medio de los bloques de interruptores. Interconexión directa: Segmentos de alambre que conectan cada salida de un bloque lógico directamente con los bloques vecinos. Líneas largas: Líneas que se expanden a lo largo y ancho del chip, proporcionando conexiones con retardo uniforme. Línea de reloj: Una línea que se expande en el chip completo. 38

48 ARQUITECTURA DE RUTEO ACT 48

49 ARQUITECTURA DE RUTEO ACT La arquitectura de ruteo en general es asimétrica, dado que hay más pistas horizontales que verticales. Cada pin de entrada de un bloque lógico se puede conectar con todas las pistas del canal que están en el mismo lado del pin. Un pin de salida se extiende a través de dos canales, por encima y debajo de su bloque lógico. Éste se puede conectar a cada pista, en los cuatro canales que cruza. Todas las pistas verticales pueden hacer una conexión con cada pista horizontal incidente. 49

50 ARQUITECTURA DE RUTEO ACT Cada pista horizontal es particionada en segmentos de diferentes longitudes. La longitud es variable, desde dos bloques lógicos hasta la longitud completa del dispositivo. Esta amplia distribución en la longitud de los segmentos ayuda a encontrar una conexión exacta o muy cercana entre bloques lógicos, reduciendo el uso de interruptores programables en serie, para las conexiones internas. Además de segmentos verticales de entrada y salida, hay autopistas (freeways) verticales que viajan por el chip completo. Hay una autopista por bloque lógico. 50

51 ARQUITECTURA DE RUTEO MAX 51

52 ARQUITECTURA DE RUTEO MAX Tiene dos niveles jerárquicos: Ruteo local y ruteo global. Ruteo local: Un conjunto de 16 ó 32 bloques lógicos son agrupados en un Arreglo de Bloques Lógicos (LAB, Logic Array Block). Cada bloque en el LAB puede ser conectado a cualquier pista vertical en el bus de interconexión local. El bus de interconexión local es un canal vertical que contiene: Conexiones de las salidas de los bloques lógicos en el LAB. Conexiones para la expansión de lógica. Conexiones de las salidas de los bloques lógicos de otros LABs, a través de la interconexión global. Conexiones de los bloques I/O del chip. Cualquier pin de un bloque lógico se puede conectar a cualquier pista de interconexión local. 52

53 ARQUITECTURA DE RUTEO MAX Ruteo global: Existe una estructura llamada Arreglo de Interconexiones Programable (PIA, Programmable Interconnect Array). Este arreglo conecta las salidas de cada LAB a las entradas de otros LABs, actuando como un bloque grande de interruptores. Su estructura interna es similar a la del bus de interconexión local, pero con un número grande de pistas conectadas a las salidas de los bloques lógicos (180 en el EPM 5128). Hay una conectividad completa entre las salidas y las entradas de los LAB dentro del PIA. El retardo a través del PIA es idéntico sin importar cual pista es usada, dado que todas las pistas tienen la misma carga. 53

54 CONSIDERACIONES EN LAS ARQUITECTURAS DE RUTEO El uso de un número grande de interruptores programables facilita el alcance de un ruteo completo, pero estos interruptores consumen área, y por lo tanto, es deseable minimizar su número. Fc = Flexibilidad en el Bloque de Conexiones. Número de pistas en el canal adyacente al cual cada pin del bloque lógico puede ser conectado. Fs = Flexibilidad en el Bloque de Interruptores. Número de pistas a los cuales cada pista entrante al bloque puede ser conectado. 54

55 CONSIDERACIONES EN LAS ARQUITECTURAS DE RUTEO 55

56 CONSIDERACIONES EN LAS ARQUITECTURAS DE RUTEO Los bloques de conexión requieren flexibilidad, Fc debe ser mayor que cinco para que el ruteo del 100 % del dispositivo sea posible. Los bloques de interruptores requieren poca flexibilidad para alcanzar el 100 % del ruteo completo. Con Fs = 3 fácilmente se podrá completar el ruteo. 56

57 TOP-5 FPGA COMPANIES Fabricantes de FPGA s Xilinx Altera Lattice Semi Microsemi QuickLogic By Jeff Johnson, FPGA Developer

58 XILINX Market share: 49% The leader in FPGAs for many years, Xilinx has a good range of FPGAs in terms of cost and performance. 58

59 ALTERA Market share: 40% The Altera FPGAs cover the low, mid and upper end markets with the Cyclone, Arria and Stratix series respectively. 59

60 LATTICE SEMICONDUCTOR Market share: 6% Lattice Semiconductor tackles the low-power and low-cost market for FPGAs. They market their products as high-value FPGAs of the industry, providing best performance per cost. With the explosion in portable electronics, this has been a good strategy for Lattice. 60

61 MICROSEMI Market share: 4% Microsemi specializes in lowpower and mixed-signal FPGAs. Here are some of Microsemi s claims: 1. The industry s lowest power FPGA: the IGLOO. 2. The industry s only FPGA with hard 32-bit ARM Cortex-M3 microcontroller: the SmartFusion. 61

62 QUICKLOGIC Market share: 1% QuickLogic s focus is on the mobile devices industry meaning ultra-low power, small form factor packaging, and high design security. Rather than selling FPGA, they pitch customizable semi-conductors. 62