Tema 13 ELECTRÓNICA DIGITAL UNIDADES DE MEMORIA DIGITALES (PARTE 2) Enrique Mandado Pérez. Electrónica Digital: Unidades de memoria digitales

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1 ELECTRÓNICA DIGITAL Tema 13 UNIDADES DE MEMORIA DIGITALES (PARTE 2) Enrique Mandado Pérez

2 MEMORIAS DE ACCESO DIRECTO Y ESTRUCTURA INTERNA ALEATORIA Clasificación de las memorias de acceso aleatorio Según la volatilidad Activas Pasivas Según la forma de realizar las operaciones de escritura y lectura Volátiles No volátiles Escritura y lectura simultáneas Escritura y lectura no simultáneas Acceso múltiple

3 ACTIVAS (READ/WRITE) El tiempo que tarda en realizarse una operación de escritura y una de lectura es del mismo orden de magnitud. Pueden ser volátiles o no volátiles. PASIVAS (READ ONLY) Tardan mucho más en ser escritas que en ser leídas. No son volátiles.

4 MEMORIAS ACTIVAS Se suelen denominar memorias de escritura/lectura (Read/Write) y se les llama RAM cuando son de escritura y lectura no simultáneas. Se pueden implementar: - Con biestables activados por niveles Se denominan estáticas (SRAM) - Con condensadores Se denominan dinámicas (DRAM)

5 ACTIVAS DE ESCRITURA Y LECTURA NO SIMULTANEAS (RAM) Estáticas Asíncronas (ASRAM) Síncronas (SSRAM) Clasificación según la volatilidad de las memorias de acceso aleatorio activas de escritura y lectura no simultáneas Volátiles Dinámicas Asíncronas (DRAM) FPMDRAM EDODRAM BEDODRAM Síncronas SDRAM SLDRAM No volátiles NVRAM FRAM RDRAM

6 MEMORIAS RAM ACTIVAS ESTÁTICAS DE ESCRITURA Y LECTURA NO SIMULTÁNEAS (SRAM) Se caracterizan porque solo se puede seleccionar en cada instante una posición para escribir en ella o leer la información que contiene. Se pueden clasificar en dos grandes tipos: - Memorias SRAM asíncronas (ASRAM). - Memorias SRAM síncronas (SSRAM). Variables de dirección Señales de control n 2 m MEMORIA DE ACCESO ALEATORIO DE ESCRITURA Y LECTURA NO SIMULTÁNEAS Entrada/Salida de información

7 MEMORIAS RAM ACTIVAS ESTÁTICAS DE ESCRITURA Y LECTURA NO SIMULTÁNEAS (SRAM) Variables de dirección Impulso escritura Desinhibición escritura/lectura Desinhibición de salida WE CE OE n 2 A C G & 2 0 n 2 RAM -1 EN A Símbolo lógico de una memoria SRAM Terminales de entrada/salida

8 MEMORIA SRAM t lectura Variables de dirección (Address variables) Cronograma de las señales de una memoria SRAM durante un ciclo de lectura Desinhibición de escritura/lectura (CE) (Chip enable) Desinhibición de salida (OE) (Output enable) Nivel uno Nivel cero Impulso de escritura (WE) (Writing pulse) t desinh. salida Terminales de entrada/salida (Input/Output pins) t salida indefinida t acceso (Access time)

9 MEMORIA SRAM Cronograma de las señales de una memoria SRAM durante un ciclo de escritura t escritura Variables de dirección (Address variables) Desinhibición de escritura/lectura (CE) (Chip enable) Nivel uno Nivel cero Desinhibición de salida (OE) (Output enable) t e (t setup) t t m (t hold) Impulso de escritura (WE) (Writing pulse) Terminales de entrada/salida (Input/Output pins)

10 MEMORIA SRAM +V DD T5 Q T3 T4 Q T6 CELDA MOS ESTÁTICA I T1 T2 I I I Línea de selección Línea de selección Esquema y bloque funcional de una memoria SRAM de tecnología MOS de canal N

11 MEMORIA SRAM X/Y X 0 I CELDA MOS ESTÁTICA I I CELDA MOS ESTÁTICA I I CELDA MOS ESTÁTICA I I CELDA MOS ESTÁTICA I A 0 0 X 1 A 1 1 G X 2 X 3 I CELDA MOS ESTÁTICA I I CELDA MOS ESTÁTICA I I CELDA MOS ESTÁTICA I I CELDA MOS ESTÁTICA I Memoria SRAM de 16x1 posiciones de organización 3D I I CELDA MOS ESTÁTICA CELDA MOS ESTÁTICA I I I I CELDA MOS ESTÁTICA CELDA MOS ESTÁTICA I I I I CELDA MOS ESTÁTICA CELDA MOS ESTÁTICA I I I I CELDA MOS ESTÁTICA CELDA MOS ESTÁTICA I I A 2 X/Y 0 Y 0 Y 1 A 3 1 Y 2 T7 T8 T7 T8 T7 T8 T7 T8 G Y 3 Entrada de información 1 WE CE OE & EN 1 & EN 1 & EN Salida de información

12 Variables de dirección (A 0 a A(n / 2) 1) 2 n 2 /2 G X/Y / 2 2 n 2 MEMORIA SRAM CE WE OE CONJUNTO DE CELDAS MOS ESTÁTICAS Y AMPLIFICADORES Salida de Información Entrada de Información Variables de dirección (A / 2 a An 1) n2 2 n 2 /2 X/Y / 2 2 n 2 G Esquema de bloques de una memoria de acceso aleatorio estática de 2n 2 posiciones de un bit

13 Variables de dirección (A 0 a A(n / 2) 1) 2 n 2 /2 G X/Y MEMORIA SRAM / 2 2 n 2 CE WE OE CONJUNTO DE CELDAS MOS ESTÁTICAS Y AMPLIFICADORES CONJUNTO DE CELDAS MOS ESTÁTICAS Y AMPLIFICADORES Variables de dirección (A / 2 a An 1) n2 2 n 2 /2 X/Y / 2 2 n 2 G Entrada de Información Esquema de bloques de una memoria activa de acceso aleatorio estática de 2 n2 posiciones de dos bits cada una, con organización 3D Salida de Información

14 APLICACIONES MEMORIA SRAM MICROPROCESADOR Barra de dirección Señales de control Barra de datos Memoria activa estática de escritura y lectura no simultáneas A RAM Memoria activa de acceso aleatorio estática de escritura y lectura no simultáneas (SRAM ) utilizada como unidad de memoria de un procesador digital programable. A

15 MEMORIA SSRAM Reloj del sistema Registro de dirección C1 Variables de dirección n 2 1D Esquema de bloques de una memoria de acceso aleatorio activa estática síncrona (SSRAM) de escritura y lectura no simultáneas (Synchronous SRAM ) CE 1D C1 Q Registro de entrada C1 GENERADOR DEL IMPULSO DE ESCRITURA WE CE n 2 A 0 2 n2-1 C1 G 1A SRAM A Registro de salida EN C Terminales de salida Terminales de entrada 1D OE 1D Q C1

16 MEMORIA SSRAM Símbolo lógico de una memoria de acceso aleatorio activa estática síncrona (SSRAM) de escritura y lectura no simultáneas Terminales de entrada CE OE n 2 A 2 0 n 2 SSRAM -1 G EN C1 1A A Terminales de salida

17 MEMORIA BSSRAM Esquema de bloques de una memoria de acceso aleatorio activa estática síncrona de ráfagas (BSSRAM) de escritura y lectura no simultáneas (Burst Synchronous SRAM ) Variables de dirección Control de ráfagas Reloj del sistema n 2 CTR G2 C1,2+ A A A 2 A 1 A 0 3 n Q 0 Q 1 Q 2 1 =1 =1 =1 n 2-3 A 2 A 1 A 0 n 2 CE OE A G EN C1 0 2 n2-1 SSRAM Terminales de entrada 1A A Terminales de salida

18 MEMORIA DE ACCESO ALEATORIO DINÁMICA DE LECTURA Y ESCRITURA NO SIMULTÁNEAS (DRAM) Línea de entrada/salida de información Dirección de filas n 2 /2 Decodificador de filas X/Y Línea de selección (Word line) Línea de lectura BL (Bit line) CELDA Línea BL Línea de selección T C T C C BL C BL Celda de memoria SENSE AMPLIFIER Señal de reescritura CIRCUITO DE LECTURA Esquema de bloques del circuito de lectura y regrabado. Terminal de salida

19 MEMORIA DRAM n 2 Dirección o selección de fila (Row) Dirección o selección de columna (Column) Señales de control n 2 /2 n 2 /2 m CONJUNTO DE CELDAS DINÁMICAS Bloque funcional básico de una memoria de acceso aleatorio dinámica de escritura y lectura no simultáneas (DRAM)

20 MEMORIA DRAM Registro de dirección de filas RAS C1 Esquema de bloques de una memoria de acceso aleatorio dinámica de escritura y lectura no simultáneas con registros temporales de memorización de la dirección Variables de dirección CAS n 2 /2 1D Registro de dirección de columnas C1 n 2 /2 n 2 /2 1D n 2 /2 CONJUNTO DE CELDAS m DINÁMICAS R/W CIRCUITO DE CONTROL Señales de control

21 MEMORIA DRAM Variables de dirección RAS CAS R/W RAM n 2 /2 n DINÁMICA 1 A8 1 n 2 2 x n D 2 Símbolo lógico de una memoria de acceso aleatorio dinámica de escritura y lectura no simultáneas con registros temporales de memorización de la dirección 1 R/W RAS A0 A2 A1 V DD V SS CAS Q A6 A3 A4 A5 A7 Encapsulado de la memoria DRAM TMS 4256 de 256K1

22 MEMORIA DRAM Dirección de fila (Row) Dirección de Columna (Column) Dirección de fila Dirección (Address) t Ciclo de lectura (t RC ) (t RAS ) RAS t RCS CAS R/W (t RAC ) Información de salida Entrada/Salida Cronograma de las señales de una memoria de acceso aleatorio dinámica de escritura y lectura no simultáneas durante un ciclo de lectura

23 MEMORIA DRAM Dirección de fila (Row) Dirección de Columna (Column) Dirección de fila Dirección (Address) t Ciclo de escritura (t WC ) (t RAS ) RAS t RCS CAS R/W (t RAC ) Información de entrada Entrada/Salida Cronograma de las señales de una memoria de acceso aleatorio dinámica de escritura y lectura no simultáneas durante un ciclo de escritura

24 MEMORIA DRAM Variables de dirección Variables de dirección Señales de control n 2 m CONTROLADOR DE MEMORIA DINÁMICA n 2 /2 RAM DINÁMICA RAS n 2 2 x n1 CAS R/W Memoria de acceso aleatorio dinámica de escritura y lectura no simultáneas (DRAM) con circuito controlador de regrabado (Refreshing)

25 MEMORIA DRAM CAS CAS RAS Esquema de bloques básico de un controlador de una Señales de control memoria de acceso aleatorio dinámica de escritura y lectura no simultáneas (DRAM) sin generador de señales de control (Timing controller) RAS CTR R C Registro n 2 /2 n 2 /2 2 0 G MUX n 2 /2 Variables de dirección C n 2 /2 Variables de dirección n 2 n 2 /2

26 MEMORIA DRAM Petición de ciclo de memoria Señal de ciclo de regrabado en ejecución MICROPROCES ADOR R/W UNIDAD DE MEMORIA DINÁMICA CONTROLADOR DE MEMORIA DINÁMICA GEN ERADOR DE S EÑALES DE CONTROL CIRCUITO n 2 CONTROLADOR Barra de dirección Variables de dirección RAM n 2 /2 DINÁMICA n RAS 2 2 x n1 CAS R/W Barra de datos Unidad de memoria de acceso aleatorio dinámica de escritura y lectura no simultáneas (DRAM) acoplada a un microprocesador

27 MEMORIA DRAM AVANZADAS Estáticas Asíncronas (ASRAM) Síncronas (SSRAM) Volátiles Asíncronas (DRAM) Clasificación según la volatilidad de las memorias de acceso aleatorio activas de escritura y lectura no simultáneas Dinámicas Síncronas FPMDRAM EDODRAM BEDODRAM SDRAM SLDRAM No volátiles NVRAM FRAM RDRAM

28 MEMORIA DRAM AVANZADAS FPMDRAM Se basan en que la mayoría de los programas que se ejecutan en los computadores de aplicación general acceden a direcciones de la memoria que están en la misma página y la parte alta de la dirección permanece constante. Si dicha parte se aplica a la dirección de las filas se puede mantener la entrada en un nivel constante y aplicar flancos de bajada sucesivos a la entrada. De esa forma la precarga, descrita anteriormente, se hace una sola vez y se disminuye el tiempo de acceso. Dirección de fila Dirección de columna Dirección de columna Dirección de columna Dirección (Address) RAS CAS R/W Información de salida Información de salida Información de salida Cronograma de las señales de una memoria FPMDRAM (Fast Page Mode DRAM) durante un ciclo de lectura Entrada/Salida

29 MEMORIA DRAM VCC 1 CAS 2 DQ1 A0 A1 DQ2 A2 A3 VSS DQ3 A4 A5 DQ4 A6 A7 DQ5 A8 A9 A10 DQ6 W VSS DQ7 NC DQ8 NC RAS NC NC VCC Módulo SIMM (Single-In Line Module) de una memoria DRAM

30 MEMORIA ACTIVA RAM DE ESCRITURA Y LECTURA SIMULTÁNEAS INTERFAZ PROCESADOR DIGITAL MEMORIA ACTIVA DE ES CRITURA Y LECTURA SIMULTÁNEAS PERIFÉRICO DE SALIDA Memoria de acceso aleatorio activa de escritura y lectura simultáneas como interfaz entre un procesador y un periférico de salida

31 MEMORIA ACTIVA RAM DE ESCRITURA Y LECTURA SIMULTÁNEAS Dirección de escritura Dirección de lectura Impulso de escritura Control o desinhibición de salida n 2 n 2 1A 2A C3 EN4 0 n n2 RAM -1 Terminales de entrada 1A,3D 2A,4 Terminales de salida Símbolo lógico de una memoria de acceso aleatorio activa estática de escritura y lectura simultáneas

32 MEMORIA ACTIVA RAM DE ESCRITURA Y LECTURA SIMULTÁNEAS CONJUNTO DE CELDAS DE MEMORIA (MEMORY CELLS) Dirección de escritura Impulso de escritura DEC 1 0 n X/Y 2 1 G n Bit 1 Bit Bit 2 Bit POSICIÓN 0 POSICIÓN 1 Bit Bit 1 EN Dirección de lectura Control de salida DEC 2 0 n X/Y 2 1 Esquema de bloques de una memoria RAM de escritura y lectura simultáneas en posiciones diferentes con organización 2D G n Bit 1 2 Bit 2 n POSICIÓN Bit Terminales de entrada 1 EN 1 EN Terminales de salida

33 MEMORIA ACTIVA RAM DE ESCRITURA Y LECTURA SIMULTÁNEAS INTERFAZ (INTERFACE) Dirección de escritura 1A RAM PROCESADOR DIGITAL Impulso de escritura 2A C3 SINCRONO G Información 1A,3D 2A Esquema de bloques del circuito de acoplamiento de un procesador digital y un periférico de salida realizado con una memoria de acceso aleatorio activa de escritura y lectura simultáneas UNIDAD DE CONTROL G Dirección de lectura Impulso de transferencia Señal de transferencia aceptada PERIFÉRICO

34 MEMORIA ACTIVA RAM DE ESCRITURA Y LECTURA SIMULTÁNEAS VISUALIZADOR ESTÁTICO UNIDAD DE CONTROL PROCESADOR DIGITAL Dirección de escritura Impulso de escritura 2 0 1A 3 0 2A 3 C3 RAM SINCRONO VISUALIZADOR DINÁMICO Circuito de conversión de un visualizador dinámico en estático mediante una memoria de acceso aleatorio activa estática de escritura y lectura simultáneas Información (Dígito ASCII) G CTR C 2 6 1A,3D Dirección de lectura 6 CONVERTIDOR 2A DE CÓDIGO 17 X/Y I 1 I 2 I 3 I 4 +V

35 MEMORIA RAM DE ACCESO MÚLTIPLE (MULTIPORT MEMORIES) Dirección de escritura/lectura Dirección de lectura Señales de control n 2 n 2 1A 2A 0 n n2 RAM -1 Terminales de entrada Símbolo lógico normalizado de una memoria RAM activa de acceso doble en lectura y escritura simultáneas 1A 1A 2A Terminales de salida Terminales de salida

36 MEMORIA RAM DE ACCESO MÚLTIPLE Variables de dirección Variables de dirección Canal 1A Señales de control Señal de memoria ocupada (Busy) CIRCUITO DIGITAL DE ARBITRAJE Señales de control Señal de memoria ocupada (Busy) Canal 2A Esquema de bloques de una memoria activa de acceso aleatorio doble en escritura y lectura (Dualport Static RAM) (DPRAM) G X/Y Impulso de escritura CONJUNTO DE CELDAS DE MEMORIA G X/Y Terminales de entrada/salida Terminales de entrada/salida del canal 1A CIRCUITOS DE SELECCIÓN Y CONTROL DE ENTRADA/SALIDA Terminales de entrada/salida del canal 2A

37 MEMORIA RAM DE ACCESO MÚLTIPLE Variables de dirección Señales de control Memoria ocupada RAM n 2 n A 2A Variables de dirección 2 n2-1 2 n2-1 Señales de control Memoria ocupada Terminales del canal 1A 1A 2A Terminales del canal 2A Símbolo lógico de una memoria DPRAM

38 MEMORIA RAM DE ACCESO MÚLTIPLE PROCESADOR DIGITAL RAM Barra de dirección n 2 n A n 2 2 2A n Señales de control Señal de memoria ocupada Barra de dirección Señales de control Señal de memoria ocupada PROCESADOR DIGITAL Barra de datos 1A 2A Barra de datos Utilización de una memoria DPRAM para acoplar dos procesadores digitales

39 APLICACIONES MEMORIA RAM DE ACCESO MÚLTIPLE Al sistema electrónico de control RAM de acceso doble Interfaz de comunicaciones AS-i Al cable AS-i Bus interno Unidad E 2 PROM central de proceso Interfaz de configuración Al usuario Esquema de bloques del procesador de comunicaciones principal de una red de comunicaciones AS-i que utiliza una memoria DPRAM

40 APLICACIONES MEMORIA RAM DE ACCESO MÚLTIPLE Sistema electrónico de control Procesador de comunicaciones principal (AS-i master ) Fuente de alimentación AS-i Columna de señalización con proc. de comunicaciones subordinado Distribuidor Cable de comunicaciones AS-i Sensor con procesador de comunicaciones subordinado (AS-i slave ) Botonera con procesador de comunicaciones subordinado Módulo de E/S con procesador de comunicaciones subordinado Fuente de alimentación auxiliar Arrancador de motor con procesador de comunicaciones subordinado Sensores y actuadores convencionales Ejemplo real de red AS-i (Cortesía de Siemens).

41 MEMORIA RAM DE ACCESO MÚLTIPLE APLICACIONES a) b) Circuito integrado AS-i A2SI : a) Diagrama de bloques. b) Placa de circuito impreso para el diseño de subordinados ASi. (Cortesía de ZMD y Bihl&Wiedemann) []

42 MEMORIAS RAM ACTIVAS NO VOLÁTILES (NVRAM) Esquema de bloques de una memoria NVRAM implementada con un circuito de alimentación ininterrumpida Variables de dirección FUENTE DE WE CE OE ALIMENTACIÓN n 2 NVRAM SISTEMA DE ALIMENTACIÓN ININTERRUMPIDA (SAI) X MUX 1 n 2 RAM (CMOS) 0 A n C G EN V CC A Entrada/salida de información CIRCUITO DE CONTROL CARGADOR DE BATERÍAS + -

43 MEMORIAS RAM ACTIVAS NO VOLÁTILES Registro de dirección C Registro de salida Esquema de bloques de una memoria RAM ferroeléctrica (FRAM) Variables de dirección CE WE OE CIRCUITO DE CONTROL FRAM A G A G C Terminales de entrada/salida V DD MONITOR DE V DD CIRCUITO DE INHIBICIÓN LVL

44 MEMORIAS PASIVAS Memorias de acceso aleatorio que están implementadas con elementos de memoria no volátiles cuyo tiempo de lectura es mucho menor que el de escritura. Reciben la denominación general de memorias ROM (Read Only Memories) y se caracterizan por: - Tienen tiempos de escritura y lectura muy diferentes que dependen del principio físico en el que se basa el elemento de memoria utilizado. - No son volátiles lo que las hace idóneas para el almacenamiento de una parte o de todas las instrucciones de los procesadores digitales secuenciales síncronos programables conocidos como computadores - Su celda básica es sencilla porque sólo contiene uno o dos elementos dispositivos semiconductores.

45 MEMORIAS PASIVAS Totalmente pasivas: ROM Clasificación de las memorias de acceso aleatorio pasivas Pasivas programables Pasivas reprogramables PROM OTP EPROM Borrables mediante rayos ultravioleta (EPROM) Borrables eléctricamente por efecto túnel (EEPROM) FLASH

46 APLICACIONES MEMORIAS PASIVAS - Implementación de generadores de caracteres (Character generators) que son convertidores de código, como por ejemplo del código ASCII al de 5 por 7 puntos - Implementación del circuito combinacional de los sistemas secuenciales síncronos programables. - Almacenamiento de todas las instrucciones, o de una parte de ellas, de los computadores de arquitectura Princeton (Von Neumann) o Harvard.

47 MEMORIAS TOTALMENTE PASIVAS (ROM) Son conocidas simplemente como ROM (acrónimo de Read Only Memories). Son memorias de acceso aleatorio que nunca pueden ser escritas por el usuario. Al colocarlas en un sistema digital sólo pueden ser leídas. La grabación o escritura la realiza el fabricante durante el proceso de fabricación. Debido a que dicho proceso se lleva acabo mediante la utilización de una secuencia de máscaras, estas memorias suelen recibir la denominación de memorias programables por máscara (Mask Programmable ROM)

48 MEMORIAS TOTALMENTE PASIVAS (ROM) Memoria totalmente pasiva (ROM) de organización 3D implementada con transistores MOS de canal N enriquecidos +V DD T Salida de Información T C T C T C T L T L T L X/Y X 0 X 1 n/2 (A 0 a A(n / 2) 1) T L T L T L Variables de dirección X/Y X n 2 2 Y 0 Y 1-1 n/2 (A n / 2 a An 1) T L T L T L Y 2 n 2-1

49 MEMORIAS TOTALMENTE PASIVAS (ROM) Variables de dirección Inhibición de salida n 2 MEMORIA PASIVA No normalizado Variables de dirección Terminales de salida n 2 A 2 0 n2 ROM -1 Variables de dirección Desinhibición de salida n 2 A 2 EN 0 n2 ROM -1 A Terminales de salida Desinhibición de salida EN Normalizado Símbolos lógicos de una memoria ROM A Terminales de salida Normalizado

50 MEMORIAS PASIVAS PROGRAMABLES (PROM) Son memorias de acceso aleatorio cuyo contenido puede ser escrito por el usuario una sola vez. Por ello se llaman PROM (Programmable Read Only Memories) Las de uso más extendido se implementaron en tecnología TTL y utilizaron la celda de memoria formada por un transistor bipolar y un diodo. Han dejado de utilizarse porque han sido sustituidas con ventaja por las memorias reprogramables implementadas con transistores MOS. También se pueden considerar PROM las memorias OTP EPROM.

51 MEMORIAS PASIVAS PROGRAMABLES (PROM) Variables de dirección n 2 A 2 0 n2 PROM -1 E1 & A Terminales de salida/programación E2 EN E3 Símbolo lógico de una memoria PROM con salida de tres estados

52 MEMORIAS PASIVAS REPROGRAMABLES (RPROM) Son memorias de acceso aleatorio cuyo contenido puede ser escrito por el usuario varias veces. Se diferencian de las memorias de acceso aleatorio activas en que el tiempo de escritura es en general mayor que el de lectura. Hay tres tipos de memorias RPROM: - EPROM - EEPROM - FLASH

53 MEMORIAS PASIVAS REPROGRAMABLES EPROM Las memorias pasivas reprogramables, conocidas como EPROM (Erasable Programmable Read Only Memories) se graban mediante impulsos eléctricos cuyo nivel de tensión es mayor que el utilizado durante la operación del circuito. Utilizan en su implementación los transistores MOS de puerta flotante borrables con rayos ultravioleta La grabación consiste en inyectar portadores de carga en dicha puerta, mediante impulsos eléctricos. El borrado se realiza mediante rayos ultravioleta, para lo cual el circuito se encapsula de forma que queda situado debajo de una zona (ventana) transparente que permite el paso de los citados rayos, y por ello algunos fabricantes las denominan UVEPROM. Las memorias EPROM que carecen de la citada ventana solo se pueden programar una vez y por ello se denominan OTP (One Time Programmable) EPROM.

54 MEMORIAS PASIVAS REPROGRAMABLES EPROM Variables de dirección n 2 A 2 0 n 2 EPROM -1 Señales de control V pp OE CE G/PWR DWN & EN A Terminales de salida/programación Símbolo lógico de una memoria de acceso aleatorio pasiva reprogramable EPROM con terminal independiente para la tensión de grabación (V PP ) e impulso de grabación a través del terminal de desinhibición CE).

55 MEMORIAS PASIVAS REPROGRAMABLES EPROM Variables de dirección n 2 A 2 0 n2 EPROM -1 Señales de control V pp PGM (Program Enable) OE G/PWR DWN PGM & EN A Terminales de salida/programación CE Símbolo lógico de una memoria de acceso aleatorio pasiva reprogramable EPROM con terminal independiente para la tensión de grabación (V PP ) y para el impulso de grabación PGM

56 MEMORIAS PASIVAS REPROGRAMABLES EPROM Variables de dirección n 2 A 2 0 n2 EPROM -1 Señales de control CE G/PWR DWN & EN A Terminales de salida/programación OE/V pp Símbolo lógico de una memoria de acceso aleatorio pasiva reprogramable EPROM con terminal único de desinhibición de salida y tensión de grabación (OE/ Vpp)

57 MEMORIAS PASIVAS REPROGRAMABLES EPROM Señales de control Modo de operación CE /VPP Variables de dirección Tensión de alimentación Terminales salida/programación D n D OE A k A i V CC 1 0 Lectura (Read) 0 0 X X 5V Información memoria Inhibición de salida (Output enable) 0 1 X X 5V Tercer estado Mínimo consumo (Standby) 1 X X X 5V Tercer estado Programación (Programming) 0 V PP X X V Prog. Información externa Verificación (Test) 0 0 X X V Prog. Información memoria Inhibición de programación (Programming enable) 1 V PP X X V Prog. Tercer estado Identificación inteligente (Electronic signature) - Fabricante (Manufacturer code) 0 0 V id 0 5V Cod. Fabricante - Dispositivo (Device code) 0 0 V id 1 5V Cod. Circuito 1

58 MEMORIAS PASIVAS REPROGRAMABLES EPROM Variables de dirección Variables de dirección CE Información externa OE/V pp V Prog 5V V CC Terminales de salida V pp OE/V pp t acceso Ciclo de lectura t e t g t m t r Ciclo de lectura Cronograma de las señales aplicadas a la memoria pasiva reprogramable EPROM de la diapositiva 54 CE

59 INICIO MEMORIAS DE ACCESO ALEATORIO DIRECCIÓN = Ø Aplicar V CC = V grab1 y V pp = V grab2 I = 0 PONER DATO A GRABAR Y APLICAR IMPULSO I I = I+1 I = 25 SI MEMORIAS PASIVAS REPROGRAMABLES EPROM NO NO COMPARAR EL CONTENIDO DE LA MEMORIA CON LA INFORMACIÓN ORIGINAL COINCIDENCIA SI COMPARAR EL CONTENIDO DE LA MEMORIA CON LA INFORMACIÓN ORIGINAL COINCIDENCIA SI NO NO ÚLTIMA DIRECCIÓN SI INCREMENTAR DIRECCIÓN V CC = V pp = V normal Algoritmo rápido de grabación de una memoria pasiva reprogramable EPROM COMPARAR EL CONTENIDO DE LA MEMORIA CON LA INFORMACIÓN ORIGINAL ALGUNA POSICIÓN NO COINCIDE NO SI GRABACIÓN REALIZADA CIRCUITO DEFECTUOSO

60 MEMORIAS PASIVAS REPROGRAMABLES EPROM GRABADOR Zócalo de fuerza de inserción nula COMPUTADOR PERSONAL INTERFAZ FUENTE DE ALIMENTACIÓN Esquema de bloques de un grabador de memorias pasivas reprogramables EPROM

61 MEMORIAS PASIVAS REPROGRAMABLES EPROM APLICACIONES MICROCONTROLADOR A RAM EPROM A A A Barra de dirección UNIDAD Barra de datos CENTRAL DE PROCESO Señales de control INTERFAZ PERIFÉRICO Aplicación de las memorias pasivas reprogramables EPROM al almacenamiento de las instrucciones de un microcomputador

62 MEMORIAS PASIVAS REPROGRAMABLES EEPROM Variables de dirección WE +21V +5V 0 1 MUX X 0 1 V pp n 2 A 0 n EEPROM A G/PWR DWN Terminales de salida/programación CE OE & EN Símbolo lógico de una memoria pasiva reprogramable EEPROM con terminal de impulsos de grabación (V PP )

63 MEMORIAS PASIVAS REPROGRAMABLES EEPROM Variables de dirección WE +5V EEPROM CONVERTIDO R 5 a 21V 0 1 MUX X 0 1 V pp n 2 CONJUNTO DE C ELDAS DE MEMO RIA A 0 n G/PWR DWN A Terminales de entrada/salida CE OE & EN Esquema de bloques de una memoria pasiva reprogramable EEPROM con tensión de alimentación única

64 MEMORIAS PASIVAS REPROGRAMABLES EEPROM Variables de dirección n 2 A 0 n EEPROM WE C G/PWR DWN A Terminales de entrada/salida CE OE & EN Símbolo lógico de una memoria pasiva reprogramable EEPROM con tensión de alimentación única

65 MEMORIAS PASIVAS REPROGRAMABLES EEPROM Puesta en estado inicial del sistema PROCESADOR DIGITAL & Señal de selección de EEPROM Barra de dirección 1 & N1 & N2 & WE CE OE n 2 A 0 n EEPROM C A G/PWR DWN & EN Señal de lectura/escritura (R/W) Barra de datos Circuito de conexión de la memoria pasiva reprogramable EEPROM con tensión de alimentación única a un procesador digital

66 MEMORIAS PASIVAS REPROGRAMABLES EEPROM Algoritmo de grabación de la memoria de acceso aleatorio pasiva reprogramable EEPROM BORRADO RUTINA DE BORRADO/ GRAB ACIÓN SELECCIONAR DIRECCIÓN PONER CE = 0 Y OE = 1 ACTIVAR WE TIPO DE OPERACIÓN GRABACIÓN PONER BARRA DE DATOS EN TERCER ES TADO PONER INFORMACIÓN EN BARRA DE DATOS RETARDO DESACTIVAR WE FIN

67 MEMORIAS PASIVAS REPROGRAMABLES EEPROM Variables de dirección WE Grabación realizada (Ready) +V CC (5V) TEMPO RIZADOR DE ESCRITURA CONVERTIDO R 5 a 21V 0 1 MUX X 0 1 V pp n 2 CONJUNTO DE CELDAS DE MEMO RIA A 0 n G/PWR DWN A Terminales de entrada/salida CE OE & EN Esquema de bloques de una memoria pasiva reprogramable EEPROM con temporizador de escritura incorporado

68 MEMORIAS PASIVAS REPROGRAMABLES EEPROM Memoria EEPROM con temporizador de escritura incorporado Variables de dirección n 2 A 0 n EEPROM Símbolo lógico WE CE OE G/PWR DWN & EN A n Terminales de entrada/salida Detección de escritura realizada Barra de dirección n 2 A 2 0 n2 EEPROM -1 Conexión a un microprocesador MICROPROCESADOR WE CE OE G/PWR DWN & EN A Barra de datos

69 MEMORIAS PASIVAS REPROGRAMABLES EEPROM APLICACIONES DATOS Y RESULTADOS PROGRAMA TABLAS MEMORIA ACTIVA (RAM) MEMORIA PASIVA REPROGRAMABLE (EPROM) MEMORIA PASIVA REPROGRAMABLE (EEPROM) MICROPROCESADOR INTERFAZ PERIFÉRICO INTERFAZ DE RED COMPUTADOR Aplicación de las memorias EEPROM al almacenamiento de tablas

70 MEMORIAS PASIVAS REPROGRAMABLES EEPROM MICROCONTROLADOR RAM EPROM MICROPROCESADOR INTERFAZ Canal de comunicación serie MEMORIA EEPROM DE ESCRITURA Y LECTURA EN SERIE INTERFAZ A los Periféricos Conexión de un microcontrolador y una memoria EEPROM de lectura y escritura en serie (Serial EEPROM)

71 MEMORIAS PASIVAS REPROGRAMABLES FLASH FLASH 18 Variables de dirección A V pp WE G/PWR DWN A 8 Terminales de entrada/salida OE CE & EN Símbolo lógico de una memoria FLASH

72 Registro de direcciones MEMORIAS PASIVAS REPROGRAMABLES FLASH Esquema de bloques simplificado de una memoria FLASH OE WE CE Z2 Variables de dirección UNIDAD DE V pp Z1 CONTROL 2 C SEÑALES DE BORRADO Y GRABADO Registro de órdenes C n 2 CONJUNTO DE CELDAS Z1 Z2 Registro de datos C & EN 1 Barra de datos

73 MEMORIAS PASIVAS REPROGRAMABLES FLASH APLICACIONES DATOS Y RESULTADOS MEMORIA ACTIVA (RAM) PROGRAMA DE CARGA DE LA MEMORIA FLASH MEMORIA PASIVA REPROGRAMABLE (EPROM) PROGRAMA DE CONTROL MEMORIA PASIVA REPROGRAMABLE (FLASH) MICROPROCESADOR INTERFAZ PERIFÉRICO PROCESADOR DE COMUNICACIONES Canal de comunicación serie COMPUTADOR Aplicación de las memorias FLASH al almacenamiento de programas en un sistema de control distribuido

74 DE COMUNICACIÓN SERIE MEMORIA DE ACCESO ALEATORIO SERIE Bus de comunicación serie PROCESADOR DE COMUNICACIONES MEMORIA DE ACCESO ALEATORIO Esquema de bloques de una memoria de acceso aleatorio de lectura y escritura en serie

75 MEMORIAS EEPROM DE COMUNICACIÓN SERIE Canal de comunicación serie MEMORIA EEPROM SERIE PROCESADOR DE COMUNICACIONES n 2 WE GR CE OE A 0 n EEPROM A G/PWR DWN & EN n

76 MEMORIAS EEPROM DE COMUNICACIÓN SERIE MICROCONTROLADOR CS EEPROM SERIE Ejemplo de conexión de una EEPROM serie a un microcontrolador MICROPROCESADOR PROCESADOR DE COMUNICACIONES (MICROWIRE) CLK Conexión a través de un puerto serie del microcontrolador MICROCONTROLADOR CS DI EEPROM SERIE DO MICROPROCESADOR PUERTO DE ENTRADA/SALIDA EN PARALELO CLK DI DO Conexión a través de un puerto paralelo del microcontrolador

77 MEMORIAS EEPROM CON COMUNICACIÓN SERIE CLK CS DI Código de operación Dirección de lectura DO Bit de inicio Información leída Cronograma del ciclo de lectura de las señales de una memoria EEPROM que utiliza el protocolo Microwire

78 CON COMUNICACIÓN SERIE CLK CS DI Código de operación Dirección de escritura Información a escribir DO Ciclo de escritura en memoria Fin del ciclo de escritura Cronograma del ciclo de escritura de las señales de una memoria EEPROM que utiliza el protocolo Microwire

79 CON COMUNICACIÓN SERIE APLICACIONES MEMORIA EXTERNA (PEN DRIVE) USB PROCESADOR DE COMUNICACIONES USB MEMORIA FLASH Esquema de bloques Fotografía Memoria externa (Pen Drive) conectable a un computador mediante el protocolo de comunicaciones USB

80 CON COMUNICACIÓN SERIE APLICACIONES MICROCONTROLADOR CON MEMORIA FLASH MEMORIA PROCESADOR DE PROCESADOR FLASH COMUNICACIONES EXTERNO UNIDAD CENTRAL DE PROCESO PUERTO PARALELO n PUERTO SERIE 1 Microcontrolador que almacena las instrucciones en una memoria FLASH

81 UNIDADES DE MEMORIA MODULARES Variables de dirección Impulso escritura Desinhibición escritura/lectura Desinhibición de salida WE CE OE n 2 A 0 n C1 G2 & RAM EN3 2,A,1D/ 2,A,1,3 Símbolo lógico de una memoria de acceso aleatorio activa, estática y de escritura y lectura no simultáneas con terminales de entrada y salida comunes

82 MEMORIAS DE ACCESO ALEATORIO Variables de dirección Impulso escritura Desinhibición escritura/lectura Desinhibición de salida WE CE OE n 2 BF1 RAM A 0 n C1 G2 & EN3 2,A,1D/2,A,1,3 UNIDADES DE MEMORIA MODULARES Unidad de memoria de acceso aleatorio activa de 2 n2 posiciones de n' 1 bits implementada con n' bloques WE CE OE n 2 BF2 RAM A 0 n C1 G2 & EN3 2,A,1D/2,A,1,3 n Terminales de entrada/salida funcionales idénticos WE CE OE n 2 BFm RAM A 0 n C1 G2 & EN3 2,A,1D/2,A,1,3

83 MEMORIAS DE ACCESO ALEATORIO Variables de dirección (bits menos significativos) Impulso escritura Desinhibición de salida Z 1 WE CE OE n 2 BF1 RAM A 0 n C1 G2 & EN3 2,A,1D/2,A,1,3 UNIDADES DE MEMORIA MODULARES Z 2 WE CE OE n 2 BF2 RAM A 0 n C1 G2 & EN3 Unidad de memoria de acceso aleatorio activa de m posiciones de n1 bits implementada con 2 n 2 bloques funcionales idénticos Variables de dirección (bits más significativos) 1 2 ' n 2 X/Y 1 2 Z 1 Z 2 2 n' 2 Z p Z p WE CE OE n 2 2,A,1D/2,A,1,3 BFm RAM A 0 n C1 G2 & EN3 Terminales de entrada/salida 2,A,1D/2,A,1,3

84 UNIDADES DE MEMORIA MODULARES WE CE OE 8 RAM (256x4) 0 A 255 C1 G2 & EN3 2,A,1D/ 2,A,1,3 4 Símbolo lógico de una memoria de acceso aleatorio activa estática de escritura y lectura no simultáneas de 256 posiciones de 4 bits

85 UNIDADES DE MEMORIA MODULARES 8 RAM (256x4) 0 A 255 C1 G2 8 RAM (256x4) 0 A 255 C1 G2 8 RAM (256x4) 0 A 255 C1 G2 8 RAM (256x4) 0 A 255 C1 G2 & EN3 & EN3 & EN3 & EN3 Variables de dirección (A 0 a A 7 ) Impulso escritura Desinhibición de salida 2,A,1D/2,A,1,3 4 2,A,1D/2,A,1,3 4 2,A,1D/2,A,1,3 4 2,A,1D/2,A,1,3 4 A 8 X/Y Variables de 1 0 A dirección Desinhibición EN 3 Unidad de memoria 1K8 implementada con el bloque funcional de la diapositiva anterior 8 RAM (256x4) 0 A 255 C1 G2 & EN3 2,A,1D/2,A,1,3 4 8 RAM (256x4) 0 A 255 C1 G2 & EN3 2,A,1D/2,A,1,3 4 8 RAM (256x4) 0 A 255 C1 G2 & EN3 2,A,1D/2,A,1,3 4 8 RAM (256x4) 0 A 255 C1 G2 & EN3 2,A,1D/2,A,1,3 4 Barra de entrada/salida

86 MEMORIAS DE ACCESO DIRECTO MEMORIAS DE ACCESO DIRECTO Y ESTRUCTURA INTERNA SERIE SRG DINÁMICO G Ø 1 1J C1 Q & Ø 1 C1 Esquema básico de un 1K & Ø 2 registro de desplazamiento dinámico utilizado como 1D memoria de acceso directo Q

87 MEMORIAS DE ACCESO DIRECTO MEMORIAS DE ACCESO DIRECTO Y ESTRUCTURA INTERNA SERIE Ø 1 SRG DINÁMICO 1J C1 1K Q & & Ø 1 Ø 2 C1 C+ CTR 1D n 2 Q Esquema básico de una memoria de acceso directo implementada mediante un registro de desplazamiento dinámico y un contador y organizada en posiciones de bits

88 MEMORIAS DE ACCESO DIRECTO MEMORIAS DE ACCESO DIRECTO Y ESTRUCTURA INTERNA SERIE G Ø 1 1 SRG DINÁMICO 1D 1J C1 1K Q & & Ø 1 Ø 2 C1 CONTADOR DE BITS CTR DIV C+ CONTADOR DE POSICIONES G1 CTR C2/1+ n 2 COMP Q 1 CT = 0 Dirección externa Esquema básico de una memoria de acceso directo implementada mediante un registro de desplazamiento dinámico y un contador y organizada en serie bit a bit

89 MEMORIAS DE ACCESO DIRECTO MEMORIAS DE ACCESO DIRECTO Y ESTRUCTURA INTERNA SERIE G Ø 1 SRG DINÁMICO 1J C1 1K Q & & Ø 1 Ø 2 C1 CONTADOR DE BITS CTR DIV C+ CONTADOR DE POSICIONES G1 CTR 1 1D C2/1+ Orden de lectura & n 2 COMP Q 1 CT = 0 Dirección de lectura Esquema del circuito de lectura de una memoria de acceso directo implementada con un registro de desplazamiento dinámico y organizada en serie bit a bit SRG G2 C1 1,2D Información de salida

90 MEMORIAS DE ACCESO DIRECTO MEMORIAS DE ACCESO DIRECTO Y ESTRUCTURA INTERNA SERIE Entrada de información SRG G2 M3 C1 1,3,2D 1,3,2D G 0 1 G MUX Ø 1 1 SRG DINÁMICO 1D 1J C1 1K Q & & Ø 1 Ø 2 C1 CONTADOR DE BITS CTR DIV C+ CONTADOR DE POSICIONES CTR G1 C2/1+ 0 Q 1 CT = 0 1 Orden de escritura & n 2 COMP Dirección de escritura Esquema del circuito de escritura de una memoria de acceso directo implementada con un registro de desplazamiento dinámico y organizada en serie bit a bit

91 MEMORIAS DE ACCESO DIRECTO MEMORIAS DE ACCESO DIRECTO Y ESTRUCTURA INTERNA SERIE Orden de lectura Entrada de información UNIDAD DE CONTROL SRG G2 M3 C1 1,3,2D 1,3,2D G 0 1 G MUX Ø 1 1 SRG DINÁMICO 1D 1J C1 1K Q & & Ø 1 Ø 2 C1 CONTADOR DE BITS CTR DIV C+ CONTADOR DE POSICIONES G1 CTR C2/1+ 0 Q 1 CT = 0 CT = 0 n 2 1 Esquema del circuito de escritura secuencial de una memoria de acceso directo implementada con un registro de desplazamiento dinámico y organizada en serie bit a bit

92 MEMORIAS DE ACCESO SECUENCIAL CARACTERISTICAS GENERALES Memorias que se caracterizan por carecer de variables de dirección. En ellas no se especifica la dirección sino que en la operación de escritura la información se introduce en la posición de la memoria conectada a los terminales de entrada y en la de lectura se lee la situada en la posición unida a los terminales de salida. Este tipo de memorias tiene como objetivo facilitar el tratamiento de la información proporcionada en secuencia por un sistema digital. Según la forma en la que se accede a la información almacenada se pueden clasificar en tres grandes clases: - Registros de desplazamiento. - Memorias cola o tubo. - Memorias pila

93 MEMORIAS DE ACCESO SECUENCIAL REGISTROS DE DESPLAZAMIENTO ESTÁTICOS SRG n Entrada de puesta a cero Impulsos de desplazamiento Entrada de información en serie R C1/ 1D Q n-1 Salida de información en serie Símbolo lógico de un registro de desplazamiento estático

94 MEMORIAS DE ACCESO SECUENCIAL REGISTROS DE DESPLAZAMIENTO ESTÁTICOS PROCESADOR DE COMUNICACIONES TRANSMISOR SRG APLICACIONES PROCESADOR DIGITAL n Utilización de los registros de desplazamiento estáticos en la implementación de un procesador de comunicaciones RECEPTOR SRG Salida serie 1 A otros procesadores 1

95 MEMORIAS DE ACCESO SECUENCIAL REGISTROS DE DESPLAZAMIENTO DINÁMICOS Se caracterizan porque los impulsos de desplazamiento no se pueden anular por tiempo indefinido dado que en dicho caso desaparece la información contenida en su interior. Se han realizado especialmente en tecnologías MOS y están formados por celdas básicas de memoria que almacenan la información en forma de carga del condensador existente entre la puerta y el surtidor de un transistor MOS. Se utilizan para implementar Memorias circulares.

96 MEMORIAS DE ACCESO SECUENCIAL MEMORIAS COLA (FIFO) Son memorias de acceso secuencial en las que la información que entra al darle una orden de escritura sale antes que todas las que entran en posteriores ordenes de escritura. Señales de control FIFO Entrada de información Símbolo lógico de una memoria FIFO Salida de información

97 MEMORIAS DE ACCESO SECUENCIAL 2 n 2 POS. POS. 3 POS. 2 POS. 1 Entrada de información Salida de información MEMORIAS PILA (FIFO) I 1 MEMORIA VACÍA I 1 PRIMERA OPERACIÓN DE ESCRITURA Forma en que se escribe y se lee una memoria cola (FIFO) en sucesivas operaciones de escritura y lectura I 2 I 3 I 2 I 1 SEGUNDA OPERACIÓN DE ESCRITURA I 3 I 2 I 1 TERCERA OPERACIÓN DE ESCRITURA I 2 I 3 I 1 PRIMERA OPERACIÓN DE LECTURA

98 MEMORIAS DE ACCESO SECUENCIAL MEMORIAS COLA (FIFO) FIFO C1/ Entrada de información 1D G0 Orden externa UNIDAD DE n 2 G1 G2 R/W CONTROL G G n 2 1 Salida de información Memoria cola (FIFO) implementada mediante un conjunto de biestables conectados en serie con entradas de inhibición independientes

99 MEMORIAS DE ACCESO SECUENCIAL MEMORIAS COLA (FIFO) IMPLEMENTADAS CON UNA MEMORIA DE ESTRUCTURA INTERNA SERIE Poseen las siguientes características que limitan su operatividad: -En ellas la información se desplaza físicamente lo cual hace que su escritura necesite tantos impulsos del reloj como posiciones vacías posea la memoria. -La elevación de su número de posiciones disminuye su velocidad porque aumenta el tiempo medio de escritura. -No es posible realizar en operaciones de lectura y escritura simultáneas. -No es posible realizar dos lecturas sucesivas de la misma posición.

100 MEMORIAS DE ACCESO SECUENCIAL MEMORIAS COLA (FIFO) IMPLEMENTADAS CON UNA RAM MEMORIA TUBO (FIFO) UNIDAD DE CONTROL CONTADOR Puesta en estado inicial DE LECTURA Orden de lectura Orden de escritura Orden de retransmisión Señal de memoria vacía Señal de memoria llena PROCES ADOR DIGITAL SECUENCIAL SINCRONO CONTADOR DE ES CRITURA RAM 1A 0 2A C3 n Entrada de datos 1A,3D 2A Salida de datos Esquema de bloques de una memoria cola (FIFO) implementada mediante una memoria de acceso aleatorio de lectura y escritura simultáneas.

101 MEMORIAS DE ACCESO SECUENCIAL MEMORIAS COLA (FIFO) IMPLEMENTADAS CON UNA RAM Poseen las siguientes características: Todas las operaciones de escritura tienen idéntica duración. Es posible realizar la operación de escritura y la de lectura simultáneamente. Se puede ampliar la capacidad de la memoria sin disminuir la velocidad. Es posible realizar varias operaciones de lectura sucesivas de una o más posiciones de la memoria consecutivas. Para ello se dota a la memoria de un terminal que hace que el contenido del contador de lectura disminuya en una unidad. Dicho terminal suele denominarse orden de retransmisión porque su principal utilidad es hacer que se vuelva a enviar la información contenida en la memoria cuando la misma forma parte de un procesador de comunicaciones en la aplicación descrita a continuación. Existen múltiples alternativas que se diferencian por las señales de control que la acoplan con los sistemas externos

102 MEMORIAS DE ACCESO SECUENCIAL Puesta a cero Orden de retransmisión (Retransmit) Orden de lectura (Read Clock) Orden de escritura (Write Clock) Desinhibición de la salida (Output Enable) MEMORIAS COLA (FIFO) OE R LDCK UNCK EN FIFO Q F Q E Señal de memoria llena (Full) Señal de memoria vacía (Empty) Entrada de información Salida de información Símbolo lógico de una memoria cola (FIFO) implementada mediante una memoria de acceso aleatorio de lectura y escritura simultáneas..

103 MEMORIAS DE ACCESO SECUENCIAL APLICACIONES MEMORIAS COLA (FIFO) INTERFAZ FIFO PROCESADOR DIGITAL SECUENCIAL SINCRONO PROCESADOR DIGITAL SECUENCIAL SINCRONO Esquema básico del acoplamiento entre dos procesadores digitales síncronos implementado mediante una memoria cola

104 MEMORIAS DE ACCESO SECUENCIAL MEMORIAS COLA (FIFO) APLICACIONES PROCESADOR DE COMUNICACIONES CON MEMORIA FIFO FIFO PROCESADOR DIGITAL SECUENCIAL SINCRONO UNIDAD DE COMUNICACIONES Línea o red de comunicaciones Esquema de bloques básico del acoplamiento de un procesador digital secuencial síncrono a una línea o red de comunicaciones por medio de un procesador de comunicaciones que posee una memoria cola (FIFO)

105 MEMORIAS DE ACCESO SECUENCIAL MEMORIAS COLA (FIFO) APLICACIONES PROCESADOR DE COMUNICACIONES CON MEMORIA FIFO PROCESADOR DIGITAL SECUENCIAL FIFO R LDCK UNCK EN Q F Q E SINCRONO UNIDAD DE COMUNICACIONES Línea o red de comunicaciones Esquema de bloques de un procesador de comunicaciones implementado con una memoria cola

106 MEMORIAS DE ACCESO SECUENCIAL MEMORIAS PILA (LIFO) Entrada Salida Las memorias pila (Stack) conocidas como LIFO (acrónimo de Last In-First Out) son memorias de acceso secuencial en las que la información que entra en la última operación de escritura es la que sale en la primera operación de lectura que se realice. Entrada Salida Entrada Salida I 1 I 2 I 1 MEMORIA VACÍA PRIMERA OPERACIÓN DE ESCRITURA I 2 I 1 SEGUNDA OPERACIÓN DE ESCRITURA Forma en que se escribe y se lee una memoria pila (LIFO) en sucesivas operaciones de escritura y lectura. Entrada Salida Entrada Salida I 3 I 3 I 2 I 1 TERCERA OPERACIÓN DE ESCRITURA I 3 I 2 I 1 PRIMERA OPERACIÓN DE LECTURA

107 MEMORIAS DE ACCESO SECUENCIAL Señales de control MEMORIAS COLA (LIFO) LIFO Entrada de información Salida de información Símbolo lógico básico de una memoria cola (LIFO) organizada en posiciones de n1 bits en paralelo

108 MEMORIAS DE ACCESO SECUENCIAL MEMORIAS COLA (LIFO) LIFO Entrada de Inhibición Lectura/Escritura ( R/ W ) G1 M2 Orden de operación C3 Entrada de información 1,2,3D 1,2 Salida de información Símbolo lógico de una memoria cola (LIFO) organizada en posiciones de bits en paralelo

109 MEMORIAS COLA (LIFO) MEMORIAS DE ACCESO SECUENCIAL Del siguiente multiplexor CELDA DE MEMORIA Al multiplexor anterior Entrada de ( R/ W ) selección de Lectura/Escritura MUX 0 G 1 MUX 0 G 1 MUX 0 G Entrada de información 1 1,2D C2 Q 0 1 1,2D Q 1 1 1,2D Q n-1 C2 C2 G1 R G1 R G1 R Orden de operación (Impulso de desplazamiento) Entrada de Inhibición Puesta a cero Salida de información Esquema de una memoria PILA implementada con un registro de desplazamiento estático reversible

110 MEMORIAS DE ACCESO SECUENCIAL MEMORIAS COLA (LIFO) R G1 SGR M2 C3/2 /2 Entrada de información 1,2D Salida de información Símbolo lógico de una memoria pila de bits en paralelo implementada con un registro de desplazamiento

111 MEMORIAS DE ACCESO SECUENCIAL MEMORIAS COLA (LIFO) G1 M2 LIFO EN C3/2 /2 Entrada/Salida de información Símbolo lógico de una memoria pila de bits en paralelo y terminales de entrada y salida únicos

112 MEMORIAS DE ACCESO SECUENCIAL MEMORIAS COLA (LIFO) Puesta a cero Modo de operación Orden de operación R M 3 CTR C4/0+/1- & n 2 CE WE A 0 n G C A RAM A n 2 Salida de información Entrada de información n 2 2,4D n 2 Entrada de información Esquema básico de una memoria PILA implementada con una memoria de acceso aleatorio

113 MEMORIAS DE ACCESO DIRECTO Y SECUENCIAL MEMORIAS CIRCULARES Se puede definir una memoria circular como una memoria de acceso secuencial en la que la información se desplaza permanentemente a través de la memoria cuando no se ejecuta ninguna operación de entrada o de salida. Son numerosos los fabricantes de sistemas electrónicos digitales que denominan memorias circulares a las que tienen acceso directo en la operación de escritura y acceso secuencial en la de lectura.

114 MEMORIAS DE ACCESO DIRECTO Y SECUENCIAL MEMORIAS CIRCULARES APLICACIONES AUT ÓMATA PROGRAMAB LE MUX G 0 1 MÓDULO DE INTERFAZ DE SALIDA DE VARIAB LES ANALÓGICAS 0 1 MEMORIA CIRCULAR CONVERTIDOR DIG ITAL-ANALÓGICO (D/A) MUEST REO Y RETENCIÓN UNIDAD CENTRAL MUEST REO Y RETENCIÓN PROCESADOR DIGITAL MUEST REO Y RETENCIÓN Esquema de bloques típico de un módulo de variables de salida analógicas de un autómata programable realizado con una memoria circular y un único convertidor analógico/digital

115 MEMORIAS ASOCIATIVAS DESCRIPCIÓN GENERAL Se conocen mediante las siglas CAM (Content Addressable Memories) y se caracterizan porque la búsqueda de información en la operación de lectura no se realiza indicando una dirección y leyendo su contenido sino que se suministra la información a la memoria para observar si ésta la contiene en alguna de sus posiciones. Se pueden implementar: - Con un comparador por posición. - Con un único comparador.

116 MEMORIAS ASOCIATIVAS ( R/ W ) Variables de dirección WE m & X/Y G CELDA 0 1 COMP P n 2 n 2 Q G IMPLEMENTACIÓN DEL SISTEMA FÍSICO 1 COMP CELDA 1 P Q n 2 n 2 G P COMP 1 CELDA 2 m -1 n 2 n 2 Q G Esquema de bloques de una memoria asociativa (CAM) implementada con un comparador por posición n 2 n 2 C 1 C 2 Terminales de salida Terminales de entrada

117 MEMORIAS ASOCIATIVAS m ( R/ W ) WE CAM A 0 2 m -1 M1 C2 Variables de entrada n 2 +n 2 1A,2D 1A n 2 Variables de salida Símbolo lógico de una memoria asociativa (CAM) implementada con un comparador por posición

118 MEMORIAS ASOCIATIVAS Dirección Orden de lectura Orden de escritura O L O E PROCESADOR DIGITAL SECUENCIAL m ( R/ W ) WE RAM A 0 2 m -1 M1 C2 C E SINCRONO C R Entrada de información +n 2 n 2 1A,2D 1A,2D 1A +n 2 n 2 Salida de información Esquema de bloques de una memoria asociativa (CAM) implementada con un procesador digital secuencial síncrono (un único comparador).