UNIDADES DE MEMORIA DIGITALES (PARTE 3) MEMORIAS DE ACCESO DIRECTO, ACCESO SECUENCIAL Y ASOCIATIVAS

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1 SISTEMAS ELECTRÓNICOS DIGITALES BLOQUE UNIDADES DE MEMORIA DIGITALES (PARTE 3) MEMORIAS DE ACCESO DIRECTO, ACCESO SECUENCIAL Y ASOCIATIVAS Enrique Mandado Pérez María José Moure Rodríguez

2 MEMORIAS DE ACCESO DIRECTO MEMORIAS DE ACCESO DIRECTO Y ESTRUCTURA INTERNA SERIE Esquema básico de un G Ø SRG DINÁMICO J C K Q & & Ø Ø 2 C registro de desplazamiento dinámico utilizado como D memoria de acceso directo Q

3 MEMORIAS DE ACCESO DIRECTO MEMORIAS DE ACCESO DIRECTO Y ESTRUCTURA INTERNA SERIE Ø SRG DINÁMICO J C K Q & & Ø Ø 2 C C+ CTR D n 2 Q Esquema básico de una memoria de acceso directo implementada mediante un registro de desplazamiento dinámico y un contador y organizada en posiciones de bits

4 MEMORIAS DE ACCESO DIRECTO MEMORIAS DE ACCESO DIRECTO Y ESTRUCTURA INTERNA SERIE G Ø SRG DINÁMICO D J C K Q & & Ø Ø 2 C CONTADOR DE BITS CTR DIV C+ CONTADOR DE POSICIONES G CTR C2/+ n 2 COMP Q CT = 0 Dirección externa Esquema básico de una memoria de acceso directo implementada mediante un registro de desplazamiento dinámico y un contador y organizada en serie bit a bit

5 MEMORIAS DE ACCESO DIRECTO MEMORIAS DE ACCESO DIRECTO Y ESTRUCTURA INTERNA SERIE G Ø SRG DINÁMICO D J C K Q & & Ø Ø 2 C CONTADOR DE BITS CTR DIV C+ CONTADOR DE POSICIONES G CTR C2/+ Orden de lectura & n 2 COMP Q CT = 0 Dirección de lectura Esquema del circuito de lectura de una memoria de acceso directo implementada con un registro de desplazamiento dinámico y organizada en serie bit a bit SRG G2 C,2D Información de salida

6 MEMORIAS DE ACCESO DIRECTO MEMORIAS DE ACCESO DIRECTO Y ESTRUCTURA INTERNA SERIE Entrada de información SRG G2 M3 C,3,2D,3,2D G 0 G MUX Ø SRG DINÁMICO D J C K Q & & Ø Ø 2 C CONTADOR DE BITS CTR DIV C+ CONTADOR DE POSICIONES CTR G C2/+ 0 Q CT = 0 Orden de escritura & n 2 COMP Dirección de escritura Esquema del circuito de escritura de una memoria de acceso directo implementada con un registro de desplazamiento dinámico y organizada en serie bit a bit

7 MEMORIAS DE ACCESO DIRECTO MEMORIAS DE ACCESO DIRECTO Y ESTRUCTURA INTERNA SERIE Orden de lectura Entrada de información UNIDAD DE CONTROL SRG G2 M3 C,3,2D,3,2D G 0 G MUX Ø SRG DINÁMICO D Q J C & Ø C K & Ø 2 CONTADOR DE BITS CTR DIV C+ CONTADOR DE POSICIONES G CTR C2/+ 0 Q CT = 0 CT = 0 n 2 Esquema del circuito de escritura secuencial de una memoria de acceso directo implementada con un registro de desplazamiento dinámico y organizada en serie bit a bit

8 CARACTERISTICAS GENERALES Memorias que se caracterizan por carecer de variables de dirección. En ellas no se especifica la dirección sino que en la operación de escritura la información se introduce en la posición de la memoria conectada a los terminales de entrada y en la de lectura se lee la situada en la posición unida a los terminales de salida. Este tipo de memorias tiene como objetivo facilitar el tratamiento de la información proporcionada en secuencia por un sistema digital. Según la forma en la que se accede a la información almacenada se pueden clasificar en tres grandes clases: - Registros de desplazamiento. - Memorias cola o tubo (FIFO). - Memorias pila (LIFO)

9 REGISTROS DE DESPLAZAMIENTO ESTÁTICOS SRG n Entrada de puesta a cero Impulsos de desplazamiento Entrada de información en serie R C/ D Q n- Salida de información en serie Símbolo lógico de un registro de desplazamiento estático

10 REGISTROS DE DESPLAZAMIENTO ESTÁTICOS PROCESADOR DE COMUNICACIONES TRANSMISOR SRG APLICACIONES PROCESADOR DIGITAL n Utilización de los registros de desplazamiento estáticos en la implementación de un procesador de comunicaciones RECEPTOR SRG Salida serie A otros procesadores

11 REGISTROS DE DESPLAZAMIENTO DINÁMICOS Se caracterizan porque los impulsos de desplazamiento no se pueden anular por tiempo indefinido dado que en dicho caso desaparece la información contenida en su interior. Se han realizado especialmente en tecnologías MOS y están formados por celdas básicas de memoria que almacenan la información en forma de carga del condensador existente entre la puerta y el surtidor de un transistor MOS. Se utilizan para implementar Memorias circulares.

12 MEMORIAS COLA (FIFO) Son memorias de acceso secuencial en las que la información que entra al darle una orden de escritura sale antes que todas las que entran en posteriores ordenes de escritura. Señales de control FIFO Entrada de información Símbolo lógico de una memoria FIFO Salida de información

13 2 n 2 POS. POS. 3 POS. 2 POS. Entrada de información Salida de información MEMORIAS PILA (FIFO) I MEMORIA VACÍA I Forma en que se escribe y se lee una memoria cola (FIFO) en sucesivas operaciones de escritura y lectura I 2 I 3 PRIMERA OPERACIÓN DE ESCRITURA I 2 I SEGUNDA OPERACIÓN DE ESCRITURA I 3 I 2 I TERCERA OPERACIÓN DE ESCRITURA I 2 I 3 I PRIMERA OPERACIÓN DE LECTURA

14 MEMORIAS COLA (FIFO) FIFO C/ Entrada de información D G0 Orden externa UNIDAD DE n 2 G G2 R/W CONTROL G G n 2 Salida de información Memoria cola (FIFO) implementada mediante un conjunto de biestables conectados en serie con entradas de inhibición independientes

15 MEMORIAS COLA (FIFO) IMPLEMENTADAS CON UNA MEMORIA DE ESTRUCTURA INTERNA SERIE Poseen las siguientes características que limitan su operatividad: -En ellas la información se desplaza físicamente lo cual hace que su escritura necesite tantos impulsos del reloj como posiciones vacías posea la memoria. -La elevación de su número de posiciones disminuye su velocidad porque aumenta el tiempo medio de escritura. -No es posible realizar operaciones de lectura y escritura simultáneas. -No es posible realizar dos lecturas sucesivas de la misma posición.

16 MEMORIAS COLA (FIFO) IMPLEMENTADAS CON UNA RAM MEMORIA TUBO (FIFO) UNIDAD DE CONTROL CONTADOR Puesta en estado inicial DE LECTURA Orden de lectura Orden de escritura Orden de retransmisión Señal de memoria vacía Señal de memoria llena PROCES ADOR DIGITAL SECUENCIAL SINCRONO CONTADOR DE ES CRITURA RAM A 0 A n 2 2-2A C3 Entrada de datos A,3D 2A Salida de datos Esquema de bloques de una memoria cola (FIFO) implementada mediante una memoria de acceso aleatorio de lectura y escritura simultáneas.

17 Poseen las siguientes características: MEMORIAS COLA (FIFO) IMPLEMENTADAS CON UNA RAM Todas las operaciones de escritura tienen idéntica duración. Es posible realizar la operación de escritura y la de lectura simultáneamente. Se puede ampliar la capacidad de la memoria sin disminuir la velocidad. Es posible realizar varias operaciones de lectura sucesivas de una o más posiciones de la memoria consecutivas. Para ello se dota a la memoria de un terminal que hace que el contenido del contador de lectura disminuya en una unidad. Dicho terminal suele denominarse orden de retransmisión porque su principal utilidad es hacer que se vuelva a enviar la información contenida en la memoria cuando la misma forma parte de un procesador de comunicaciones en la aplicación descrita a continuación. Existen múltiples alternativas que se diferencian por las señales de control que la acoplan con los sistemas externos

18 MEMORIAS COLA (FIFO) Puesta a cero R FIFO Orden de retransmisión (Retransmit) Orden de lectura (Read Clock) LDCK Orden de escritura (Write Clock) UNCK OE Desinhibición de la salida (Output ( Enable) ) EN Q F Q E Señal de memoria llena (Full) Señal de memoria vacía (Empty) Entrada de información Salida de información Símbolo lógico de una memoria cola (FIFO) implementada mediante una memoria de acceso aleatorio de lectura y escritura simultáneas..

19 APLICACIONES MEMORIAS COLA (FIFO) INTERFAZ FIFO PROCESADOR DIGITAL SECUENCIAL SINCRONO PROCESADOR DIGITAL SECUENCIAL SINCRONO Esquema básico del acoplamiento entre dos procesadores digitales síncronos implementado mediante una memoria cola

20 MEMORIAS COLA (FIFO) APLICACIONES PROCESADOR DE COMUNICACIONES CON MEMORIA FIFO FIFO PROCESADOR DIGITAL SECUENCIAL SINCRONO UNIDAD DE COMUNICACIONES Línea o red de comunicaciones Esquema de bloques básico del acoplamiento de un procesador digital secuencial síncrono a una línea o red de comunicaciones por medio de un procesador de comunicaciones que posee una memoria cola (FIFO)

21 MEMORIAS COLA (FIFO) APLICACIONES PROCESADOR DE COMUNICACIONES CON MEMORIA FIFO PROCESADOR DIGITAL SECUENCIAL FIFO R LDCK UNCK EN Q F Q E SINCRONO UNIDAD DE COMUNICACIONES Línea o red de comunicaciones Esquema de bloques de un procesador de comunicaciones implementado con una memoria cola

22 MEMORIAS PILA (LIFO) Entrada Salida Las memorias pila (Stack) conocidas como LIFO (acrónimo de Last In-First Out) son memorias de acceso secuencial en las que la información que entra en la última operación de escritura es la que sale en la primera operación de lectura que se realice. Entrada Salida Entrada Salida I I 2 I MEMORIA VACÍA PRIMERA OPERACIÓN DE ESCRITURA I 2 I SEGUNDA OPERACIÓN DE ESCRITURA Forma en que se escribe y se lee una memoria pila (LIFO) en sucesivas operaciones de escritura y lectura. Entrada Salida Entrada Salida I 3 I 3 I 2 I TERCERA OPERACIÓN DE ESCRITURA I 3 I 2 I PRIMERA OPERACIÓN DE LECTURA

23 Señales de control MEMORIAS COLA (LIFO) LIFO Entrada de información Salida de información Símbolo lógico básico de una memoria cola (LIFO) organizada en posiciones de n bits en paralelo

24 MEMORIAS COLA (LIFO) LIFO Entrada de Inhibición Lectura/Escritura ( R/ W ) G M2 Orden de operación C3 Entrada de información,2,3d,2 Salida de información Símbolo lógico de una memoria cola (LIFO) organizada en posiciones de bits en paralelo

25 MEMORIAS COLA (LIFO) Del siguiente multiplexor CELDA DE MEMORIA Al multiplexor anterior Entrada de ( R/ W ) selección de Lectura/Escritura MUX 0 G MUX 0 G MUX 0 G Entrada de información,2d C2 Q 0,2D Q,2D Q n- C2 C2 G R G R G R Orden de operación (Impulso de desplazamiento) Entrada de Inhibición Puesta a cero Salida de información Esquema de una memoria PILA implementada con un registro de desplazamiento estático reversible

26 MEMORIAS COLA (LIFO) R G SRG M2 C3/2 /2 Entrada de informaci ón,2d Salida de informaci ón Símbolo lógico de una memoria pila de bits en paralelo implementada con un registro de desplazamiento

27 MEMORIAS COLA (LIFO) G M2 LIFO EN C3/2 /2 Entrada/Salida de información Símbolo lógico de una memoria pila de bits en paralelo y terminales de entrada y salida únicos

28 MEMORIAS COLA (LIFO) & n 2 CE WE A 0 n G C RAM Puesta a cero Modo de operación Orden de operación CTR R 0 0 M 3 C4/0+/- A A n 2 Salida de información Entrada de información n 2 2,4D n 2 Entrada de información Esquema básico de una memoria PILA implementada con una memoria de acceso aleatorio

29 MEMORIAS DE ACCESO DIRECTO Y SECUENCIAL MEMORIAS CIRCULARES Se puede definir una memoria circular como una memoria de acceso secuencial en la que la información se desplaza permanentemente a través de la memoria cuando no se ejecuta ninguna operación de entrada o de salida. Son numerosos los fabricantes de sistemas electrónicos digitales que denominan memorias circulares a las que tienen acceso directo en la operación de escritura y acceso secuencial en la de lectura.

30 MEMORIAS DE ACCESO DIRECTO Y SECUENCIAL APLICACIONES AUT ÓMATA PROGRAMAB LE MEMORIAS CIRCULARES MUX G 0 MÓDULO DE INTERFAZ DE SALIDA DE VARIAB LES ANALÓGICAS 0 MEMORIA CIRCULAR CONVERTIDOR DIG ITAL-ANALÓGICO (D/A) MUEST REO Y RETENCIÓN UNIDAD CENTRAL MUEST REO Y RETENCIÓN PROCESADOR DIGITAL MUEST REO Y RETENCIÓN Esquema de bloques típico de un módulo de variables de salida analógicas de un autómata programable realizado con una memoria circular y un único convertidor digital/analógico

31 MEMORIAS ASOCIATIVAS DESCRIPCIÓN GENERAL Se conocen mediante las siglas CAM (Content Addressable Memories) y se caracterizan porque la búsqueda de información en la operación de lectura no se realiza indicando una dirección y leyendo su contenido sino que se suministra la información a la memoria para observar si ésta la contiene en alguna de sus posiciones. Suele tener una variable de salida que se activa cuando se produce la coincidencia (Match). La información contenida en la memoria CAM suele estar dividida en campos : Un campo es el que se compara. El resto de los campos se presenta en la salida cuando existe coincidencia

32 MEMORIAS ASOCIATIVAS Se pueden implementar: - Con un comparador por posición. - Con un único comparador.

33 MEMORIAS ASOCIATIVAS ( R/ W ) Variables de dirección WE m & X/Y G CELDA 0 COMP P n 2 n 2 Q G IMPLEMENTACIÓN DEL SISTEMA FÍSICO COMP CELDA P Q n 2 n 2 G P COMP CELDA 2 m - n 2 n 2 Q G Esquema de bloques de una memoria asociativa (CAM) implementada con un comparador por posición n 2 n 2 C C 2 Terminales de salida Terminales de entrada

34 MEMORIAS ASOCIATIVAS m ( R/ W ) WE CAM A 0 2 m - M C2 Variables de entrada n 2 +n 2 A,2D A n 2 Variables de salida Símbolo lógico de una memoria asociativa (CAM) implementada con un comparador por posición

35 MEMORIAS ASOCIATIVAS Dirección Orden de lectura Orden de escritura O L O E PROCESADOR DIGITAL SECUENCIAL m ( R/ W ) WE RAM A 0 2 m - M C2 C E SINCRONO C R Entrada de información +n 2 n 2 A,2D A,2D A +n 2 n 2 Salida de información Esquema de bloques de una memoria asociativa (CAM) implementada con un procesador digital secuencial síncrono (un único comparador).

36 EJEMPLO DE IMPLEMENTACIÓN CON UN ÚNICO COMPARADOR R CTR G CTR CLK CTR 8 R G C3/+ ROM 256 x 8 A R SAL G SAL CLK REG_SAL R G C2/,2D C2 CT=255 CT COMP G ENT CLK REG_ENT G C2/ C P P=Q,2D D Q DATO C: Campo comparación C2: Campo resultado

37 APLICACIÓN DE LAS MEMORIAS ASOCIATIVAS CONMUTADORES (SWITCHES) DE UNA RED DE CONMUTACIÓN DE PAQUETES La dirección MAC del origen y el destino está contenida en la cabecera de cada paquete. El conmutador dispone de una memoria CAM en la que almacena las últimas direcciones utilizadas. Cuando se localiza el punto de destino en la tabla se reduce el tráfico de paquetes entre los nodos.

38 NODO Segmento A Segmento C NODO 2 HUB Switch LAN Segmento B NODO 4 NODO 3 Segmento Nodo A C 2 B 4

39 APLICACIÓN DE LAS MEMORIAS ASOCIATIVAS CONMUTADORES (SWITCHES) DE UNA RED DE CONMUTACIÓN DE PAQUETES La dirección MAC del origen y el destino está contenida en la cabecera de cada paquete. El conmutador dispone de una memoria CAM en la que almacena las últimas direcciones utilizadas. Cuando se localiza el punto de destino en la tabla se reduce el tráfico de paquetes entre los nodos.