Nombre de la práctica: Compuertas Lógicas Básicas y sus Tablas de Verdad

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1 PRÁCTICA Nombre de la práctica: Compuertas Lógicas Básicas y sus Tablas de Verdad Objetivo de la Práctica: Comprobar las tablas funcionales o de verdad de los componentes básicos Y (AND), O (OR), NO (NOT), NO-Y (NAND), NO-O (NOR), O-EXCLUSIVA (OREX) y NO-O- EXCLUSIVA (NOREX), utilizando circuitos integrados. Duración: 2 horas. Material necesario: Fuente de voltaje de 5V Un DIP de 8 entradas 6 LED (diodo emisor de luz, por sus siglas en inglés), no importa el color 8 resistencias de 47 ohms Una tablilla de coneiones (protoboard) Los siguientes circuitos integrados o equivalentes: 74F8 (4 compuertas Y de 2 entradas), 74H (4 compuertas NO-Y de 2 entradas), 74S32 (4 compuertas O de 2 entradas), 74LS2 (4 compuertas NO-O de 2 entradas), 74HCT86 (4 compuertas O EXC de 2 entradas) y 74AHCT266 (4 compuertas NO-O-EXC de 2 entradas) Alambre para coneiones. Autores Teléfono: Prof. M. en C. Salvador Saucedo Flores etensión: Prof. Ing. Pablo Fuentes Ramos etensión: Alumno PIFI: Eduardo Flores Mejía etensión: COMPUERTA LÓGICA Y

2 La operación Y se ejecuta eactamente igual que la multiplicación ordinaria de unos y ceros. Una salida igual a ocurre sólo en el único caso donde todas las entradas son. La salida es cero en cualquier caso donde una o más entradas son. La símbolo de la compuerta Y se muestra en la figura adjunta, en este caso una compuerta Y de 2 entradas. La salida de la compuerta Y es igual al producto Y de las entradas lógicas; es decir: X = A B En otras palabras, la compuerta Y es un circuito que opera en forma tal que su salida es ALTA, sólo cuando todas sus entradas son ALTAS. En todos los otros casos su salida en BAJA. La tabla de verdad para la compuerta Y se muestra a continuación: Tabla de verdad A B X = A B COMPUERTA LÓGICA O La operación lógica O produce un resultado, cuando cualquiera de las variables de entrada es. La operación O, genera un resultado de sólo cuando todas las variables de entrada son. En la adición, +=, ++=, etc. La compuerta O es un circuito que tiene 2 o más entradas y cuya salida es igual a la suma O de las entradas. La figura adjunta, muestra el símbolo correspondiente a una compuerta O de 2 entradas. Las entradas A y B son niveles de voltaje lógicos y la salida (o resultado) X es un nivel de voltaje lógico, cuyo valor es el resultado de la adición O de A y B; esto es: X = A + B

3 En otras palabras, la compuerta O opera de tal forma que su salida es ALTA si las entradas A, B o ambas están en un nivel lógico. La salida de la compuerta O será BAJA, si las entradas están en un nivel lógico. A continuación se presenta la tabla de verdad de la compuerta O: Tabla de verdad A B X = A + B COMPUERTA LÓGICA NO La operación NO difiere de las operaciones Y y O en que ésta puede efectuarse con una sola variable de entrada. Por ejemplo, si la variable A se somete a la operación NO, el resultado X se puede epresar como: X=A'=/A, donde el apóstrofe y la diagonal representan la operación NO (también se usa una barra sobrepuesta). La operación NO se conoce asimismo como inversor o complemento y estos términos se pueden usar como sinónimos. El símbolo de la compuerta NO se muestra en la figura adjunta, el cual se conoce comúnmente como INVERSOR (inverter en inglés). Este circuito siempre tiene una sola entrada y su nivel lógico de salida siempre es contrario al nivel lógico de esta entrada; es decir: X = A' = /A A continuación se muestra la tabla funcional para la compuerta NO: Tabla de verdad A X = A' COMPUERTAS LÓGICAS NO-Y y NO-O

4 Estas compuertas se utilizan intensamente en los circuitos digitales. En realidad combinan las operaciones básica Y, O y NO, las cuales facilitan su descripción mediante operaciones de álgebra booleana, como se verá posteriormente. El símbolo correspondiente a una compuerta NO-Y de 2 entradas se muestra en la figura adjunta. Es el mismo que el de la compuerta Y, ecepto por el pequeño círculo en su salida. Una vez más, este círculo denota la operación de inversión. De este modo la compuerta NO-Y opera igual que la Y seguida de un inversor; es decir: X = (A B)' = A' + B' La tabla de verdad de la compuerta NO-Y es: Tabla de verdad A B X = (A B)' El símbolo correspondiente a una compuerta NO-O de 2 entradas se muestra en la figura adjunta. Es el mismo que el de la compuerta O, ecepto por un pequeño círculo en su salida. Una vez más, este círculo denota la operación de inversión. De este modo la compuerta NO-O opera igual que O seguida de un inversor; es decir: X = (A + B)' = A' B' La tabla de verdad de la compuerta NO-O es: Tabla de verdad A B X = (A + B)'

5 COMPUERTAS LÓGICAS O EXCLUSIVA Y SU COMPLEMENTO Eiste otra compuerta de uso frecuente que es la O EXCLUSIVA (O EXC) y su complemento o dual NO O EXCLUSIVA (NO O EXC). En la la compuerta O EXC, la salida será sólo si una del total de las entradas está en o el número de entradas con valor es impar, y la salida será si el número de entradas en es par o todas las entradas están en ; aquí se aplica una frase de la lógica de proposiciones, para dos entradas: una entrada u otra en uno pero no ambas. El símbolo propuesto para la compuerta O EXC se muestra en la figura adjunta, siendo la epresión de salida de la compuerta: X = (A B') + (A' B) = A O EXC B La tabla de verdad para esta compuerta es: Tabla de verdad A B X = A O EXC B La compuerta NO O EXC, en realidad combina las operaciones de las compuertas O EXC y NO. El símbolo correspondiente se muestra en la figura adjunta. Es el mismo que el de la compuerta O EXC ecepto por el pequeño círculo en su salida. Una vez más este círculo denota la operación de inversión. De este modo la compuerta NO O EXC opera igual que la O EXC seguida de un inversor; es decir: X = (A B)(A' B') = (A O EXC B)' = A NO O EXC B La tabla de verdad de esta compuerta es:

6 Tabla de verdad A B X = A NO O EXC B PROCEDIMIENTO EXPERIMENTAL Armar el siguiente circuito topológico para comprobar las tablas de verdad. El circuito topológico también puede presentarse de la siguiente forma equivalente:

7 De los diagramas anteriores, se observa que en el LED (diodo emisor de luz) D se comprobará la compuerta Y de dos entradas; en D 2 la tabla de verdad de la compuerta NO-Y de 2 entradas, y así sucesivamente. A continuación se muestra la configuración interna de los circuitos integrados usados en los diagramas topológicos anteriores. CUESTIONARIO

8 En una compuerta Y de 2 entradas; si en una de sus entradas recibe un y en la otra un, Cuál es su salida? Si una compuerta NO-Y recibe las mismas señales de entrada de la pregunta anterior, Cuál es su salida? Si a una compuerta O llegan a sus entradas 2 unos, Cuál es su salida? Si en el circuito de la práctica se desconectan las entradas y 2 del DIP, Qué es lo que pasa el los diodos emisores de luz (LED)? En un circuito integrado TTL (Transistor-Transistor-Logic, lógica-transistor-transistor) en las entradas de cualquier compuerta, por definición, se considera un o un? Qué es lo que pasa con un LED si se conecta en polarización inversa? A qué rango de voltaje se le considera un lógico? A qué rango de voltaje se le considera un lógico?

9 PRÁCTICA 2 Nombre de la práctica: Álgebra de Boole Objetivo de la práctica: Comprobar en el laboratorio el diseño optimizado de un circuito utilizando el álgebra de Boole; reportando ventajas que se obtienen. Duración: Dos horas Material necesario: Una fuente de voltaje de 5V 2 DIP 3 LED (no importa el color) resistencias de 47ohms 2 tablillas de coneiones Los siguientes circuitos integrados Dos 74LS (3 compuertas NO-Y de 3 entradas, dos 74LS, dos 74LS4, dos 74LS32 (4 compuertas O de 2 entradas) y un 74LS2 Alambre para coneiones. Autores Teléfono: Prof. M. en C. Salvador Saucedo Flores etensión: Prof. Ing. Pablo Fuentes Ramos etensión: Alumno PIFI: Eduardo Flores Mejía etensión: Dado el siguiente logigrama de un circuito lógico:

10 La función de salida Z del circuito anterior es: Z(A,B,C,D) = A'BC' + A'B'C'D + B'C'D La tabla de verdad de Z es: A B C D A'BC' A'B'C'D B'C'D Z Y el circuito topológico, para generar Z, es:

11 Simplificando Z, utilizando el álgebra de Boole, se tiene: Z(A,B,C,D) = A'BC' + A'B'C'D + B'C'D = A'BC' + B'C'D(A' + ) = A'BC' + B'C'D El logigrama de la función reducida del circuito es: La tabla de verdad de la función reducida es: A B C D A'BC' B'C'D Z

12 Y su circuito topológico es: Se puede construir el circuito reducido empleando sólo compuertas NO-Y, para lo cual se complementa 2 veces la función y se aplica uno de los complementos, tal como se indica a continuación: Z(A,B,C,D) = (A'BC' + B'C'D)'' = [(A'BC')' (B'C'D)']' El logigrama para esta función es:

13 La tabla de verdad es: A B C D (A'BC')' (B'C'D)' Z Finalmente, el circuito topológico es:

14 PROCEDIMIENTO EXPERIMENTAL. Armar los tres circuitos topológicos anteriores: El original, el reducido y el realizado sólo con compuertas NO-Y. 2. Reportar ventajas y desventajas de la utilización del álgebra de Boole. 3. Como recomendación: Los circuitos reducido y el realizado a base de compuertas NO-Y, armarlo en una misma tablilla de coneiones, utilizando las mismas señales de DIP. CUESTIONARIO. Cuál es el costo del circuito original? 2. Cuál es el costo del circuito reducido? 3. Cuál es el costo del circuito con compuertas NO-Y? 4. Qué ventajas se obtiene al utilizar el álgebra de Boole? 5. Encontraste alguna diferencia en la señal de salida de los 3 circuitos anteriores? 6. Si ocuparas alguno de los tres circuitos anteriores, cuál utilizarías? y por qué?

15 PRÁCTICA 3 Nombre de la práctica: Mapas de Karnaugh. Objetivo de la práctica: Comprobar la importancia de los mapas de Karnaugh en la minimización de funciones de conmutación, basándose en la suma de productos. Duración: 4 horas. Material necesario: Una fuente de voltaje de 5V 2 DIP de 8 entradas 2 LED (no importa el color) 4 resistencias de 47 ohms 2 tablillas de coneiones (protoboard) Los siguientes circuitos integrados: Dos 74H4, tres 74F8 (4 compuertas Y de 2 entradas), tres 74S32 (4 compuertas O de 2 entradas) y dos 742. Alambre para coneiones. Autores Teléfono: Prof. M. en C. Salvador Saucedo Flores etensión: Prof. Ing. Pablo Fuentes Ramos etensión: Alumno PIFI: Eduardo Flores Mejía etensión: PROBLEMA Las 4 líneas que entran al circuito lógico combinacional que se ilustra en el diagrama a bloques de la figura adjunta, llevan un dígito decimal codificado en binario. Es decir, los equivalentes

16 binarios de los dígitos decimales -9 pueden aparecer en las líneas A, B, C, D. El bit más significativo es A. Las combinaciones de valores correspondientes a los equivalentes binarios de los números decimales -5 nunca aparecerán en las líneas de entrada. La única salida Z del circuito debe ser si y sólo si representan un número que sea cero o una potencia de 2. Diseñe el circuito. SOLUCIÓN Las combinaciones posibles de las variables de entradas del circuito, así como el valor lógico de la salida correspondiente a dichas entradas, se presentan en la siguiente tabla funcional: Dec Entrada BCD A B C D Z Inválido en BCD Las combinaciones de entrada al circuito que conformen un número que sea cero o una potencia de 2, se representaron a la salida con un, entre el intervalo de -9, las que no cumplen con estas

17 condiciones se representaron con un, y el resto de las combinaciones que forman las 4 variables, o sea el intervalo de -5, son irrelevantes (indiferentes) y se representan con una. La función Z de salida en forma canónica es: Z(A,B,C,D) = SUMA minitérminos (,,2,4,8) + SUMA indiferentes (-5) Llevando esta función al mapa de Karnaugh en forma de minitérminos, se tiene: La función mínima resultante es: Z(A,B,C,D) = C'D' + A'B'C' + B'D' Realizando el logigrama del circuito, se obtiene: El circuito topológico es el siguiente:

18 PROBLEMA 2 Un circuito lógico combinatorio recibe dos números de tres bits cada uno, A = A 2 A A y B = B 2 B B. Diseñe un circuito mínimo de suma de productos para producir una salida f = siempre que A sea mayor que B. SOLUCIÓN Tomando en cuenta todas las combinaciones de los dos números de tres bits y las condiciones del problema, se realiza la tabla funcional siguiente: DEC A B f DEC A B f A 2 A A B 2 B B A 2 A A B 2 B B

19 De la tabla funcional, se obtiene la función de salida f en forma canónica: f(a 2,A,A,B 2,B,B ) = SUMA minitérminos (8, 6,7,24-26,32-35,4-44,48-53,56-62) Llevando esta función a un mapa de Karnaugh, se tiene:

20 La función mínima es: f = A A B' 2 B' + A B' 2 B' B' + A 2 A B' B' + A 2 A A B' + A 2 A B' + A B' 2 B' + A 2 B' 2 El logigrama de la función reducida es: Y su circuito topológico es: La compuerta O de 7 entradas se obtuvo con 6 compuertas O de 2 entradas.

21 PROCEDIMIENTO EXPERIMENTAL Armar los dos circuitos topológicos anteriores y comprobar su salida con la tabla funcional obtenida en la solución TAREA Diseñar, utilizando producto de sumas (maitérminos), los circuitos de los problemas anteriores. Reportar: Mapas de Karnaugh, funciones (maitérminos), logigramas y diagramas topológicos. 54/74F8 RANGOS GARANTIZADOS DE OPERACIÓN Símbolo Parámetro Típico Mínimo Máimo Unidad V CC Voltaje de alimentación 54, V T A Rango de operación 54 de temperatura ambiente o C I OH Corriente de salida en ALTO 54,74 -. ma I OL Corriente de salida en BAJO 54,74 2. ma t PLH = 4.3ns t PHL = 3.9ns 54/74LS8 RANGOS GARANTIZADOS DE OPERACIÓN Símbolo Parámetro Típico Mínimo Máimo Unidad V CC Voltaje de alimentación V

22 T A Rango de operación 54 de temperatura ambiente o C I OH Corriente de salida en ALTO 54, ma I OL Corriente de salida en BAJO ma t PLH = 8.ns t PHL =.ns PRÁCTICA 4 Nombre de la práctica: Sumador y restador. Objetivo de la práctica: Comprobar el funcionamiento del diseño de un semisumador, un sumador, un semirestador y un restador, utilizando compuertas básicas. Duración: 4 horas. Material necesario: Una fuente de voltaje de 5V 2 DIP de 8 entradas 2 LED (no importa el color) 8 resistencias de 47 ohms 2 tablillas de coneiones (protoboard) Los siguientes circuitos integrados o equivalentes: Dos 74FS8 (4 compuertas Y de 2 entradas), dos 74LS32 (4 compuertas O de 2 entradas) y un 74LS4. Alambre para coneiones.

23 Autores Teléfono: Prof. M. en C. Salvador Saucedo Flores etensión: Prof. Ing. Pablo Fuentes Ramos etensión: Alumno PIFI: Eduardo Flores Mejía etensión: SEMISUMADOR. Contiene un bit para el consumado, otro para el sumado y se puede tener un bit de acarreo C. El diagrama a bloques del semisumador se presenta en la siguiente figura: Donde X e Y son los sumandos, C el acarreo y S la suma. La tabla funcional del semisumador es: DEC X Y C S 2 3 De la tabla funcional, los mapas K para S y C, son: Resumiendo:

24 C = X Y y S = X O EXC Y Es decir, C se genera con una compuerta Y y S con una compuerta O EXC, como se muestra en el logigrama correspondiente al semisumador: Y el circuito topológico es: Donde S se representa por D y C por D 2. SUMADOR COMPLETO: Cuando además de tener los 2 bits correspondientes al cosumado y al sumado, se tiene un acarreo inicial C, con acarreo final C. Su diagrama a bloques se muestra en la figura siguiente: Donde C es el acarreo posterior y C el acarreo final.

25 La tabla funcional del sumador completo es: DEC X Y C C S De la definición de O EXC (cuando el número de entradas con valor es impar, la función es igual a, en caso contrario es igual a ), la suma S es igual a: S = X OEXC Y OEXC C El acarreo final C, en forma canónica es: C = SUMA minitérminos (3,5,6,7) Los mapas K para S y C son. La función reducida es: C = XY + YC + XC El logigrama de S y C es:

26 Donde la compuerta O de 3 entradas se obtuvo a partir de 2 compuertas O de 2 entradas. El circuito topológico del sumador completo es: Donde S se representa por D y C por D 2. Obtención de un SUMADOR COMPLETO a partir de dos SEMISUMADORES Partiendo de la epresión del acarreo final C del sumador completo, se hacen canónicos los dos términos que contienen a C : C = XY + YC + XC = XY + Y(X + X')C + X(Y +Y')C = = XY + XYC + X'YC + XYC + XY'C = XY + XYC +X'YC + XY'C = = XY ( + C ) + C (X'Y + XY') = XY + C (X OEXC Y) La siguiente figura muestra el logigrama de un sumador completo a partir de dos semisumadores:

27 Donde la compuerta O de 3 entradas se obtuvo a partir de dos compuertas O de 2 entradas. El circuito topológico es: Donde S se representa por D y C por D 2. SEMIRESTADOR: Es aquel que tiene un bit para el minuendo y otro para el sustraendo. Para el caso de que un bit del minuendo sea menor que el bit del sustraendo, se tendrá un préstamo P. El diagrama a bloques se presenta en la figura adjunta. La tabla funcional para el semirestador es:

28 DEC X Y P R 2 3 Los mapas K para R y P son: Resumiendo: P = X' Y y R = X O EXC Y El logigrama del semirestador es: El circuito topológico del semirestador es:

29 Donde R se representa por D y P por D 2. RESTADOR COMPLETO: Es aquel que considera un préstamo inicial P, aunado a los bits del minuendo y el sustraendo. Su diagrama a bloques se presenta en la figura adjunta. La tabla funcional del restador completo es: DEC X Y P P R El préstamo final P, en forma canónica es: P = SUMA minitérminos (,2,3,7) Los mapas K para R y P son:

30 De la definición de OEXC (cuando el número de entradas con valor es impar, la función es igual a, en caso contrario es igual a ), la resta R es igual a: R = X OEXC Y OEXC C La función reducida del préstamo final P es: P = X'Y + YP +X'P La siguiente figura presenta el logigrama del restador completo: Circuito topológico del restador completo:

31 Donde R se representa por D y P por D 2. Nuevamente, la compuerta O de 3 entradas se puede obtener a partir de dos compuertas O de 2 entradas. Obtención de un RESTADOR COMPLETO a partir de dos SEMIRESTADORES Partiendo de la epresión del préstamo final P del restador completo, se hacen canónicos los dos términos que contienen a P : C = X'Y + YP + X'P = XY + Y(X + X')P + X'(Y +Y')P = = X'Y + XYP + X'YP + X'YP + X'Y'P = X'Y + XYP +X'YP + X'Y'P = = X'Y ( + P ) + P (XY + X'Y') = X'Y + P (X OEXC Y)' El logigrama del restador completo en base a dos semirestadores es:

32 La siguiente figura presenta el circuito topológico del restador completo a partir de 2 semirestadores: Donde R se representa por D y P por D 2. PROCEDIMIENTO EXPERIMENTAL Armar los siguientes circuitos y comprobar sus señales de salida, sus acarreos y sus préstamos, según sea el caso, basándose en las tablas funcionales desarrolladas. Circuito topológico : Resume los 3 circuitos relativos a los sumadores. Los LED (diodos emisores de luz) y 2, representan las señales de salida S y C del semisumador, respectivamente; los LED 3 y 4, las señales de salida S y C del sumador completo, respectivamente; y los LED 5 y 6, las señales de salida S y C del sumador completo, hecho a base de dos semisumadores, respectivamente.

33 Circuito topológico : Resume los 3 circuitos relativos a los restadores. Los LED y 2, representan las señales de salida R y P del semirestador, respectivamente; los LED 3 y 4, representan R y P, señales de salida del restador completo, respectivamente; los LED 5 y 6 representan las señales de salida R y P del restador completo formado a base de dos semirestadores, respectivamente. CUESTIONARIO. Qué diferencia eiste entre un sumador completo y un semisumador? 2. Encontraste alguna diferencia en las señales de salida del sumador completo y el sumador hecho a base de dos semisumadores? Por qué? 3. En cuántas formas podrías simular una compuerta O de 3 entradas? Cuáles son? Qué circuitos integrados ocuparías? 4. Qué entiendes por un semirestador? 5. Cuál es el resultado de la suma en sistema numérico binario de las siguientes cantidades: +=?

34 6. Cuál es es resultado de la resta en sistema numérico binario de las siguientes cantidades: - =? 7. Realizar la tabla de verdad para el siguiente circuito MSI (mediana escala de integración): Polarizar el circuito integrado con V CC en la pata 6 y aterrizar la pata 8. A, B, C, D y C son entradas; S, S, S 2, S 3 y C 4 son salidas. PRÁCTICA 5 Nombre de la práctica: Multipleor y Demultipleor. Objetivo de la práctica: Diseñar un multipleor de 4 entradas o canales de información, en los cuales cada canal esté compuesto de 4 bits; y diseñar también un demultipleor o selector de datos que reciba de entrada un canal de 4 bits de información y tenga cuatro canales de salida de 4 bits cada uno. Duración: 2 horas. Material necesario:

35 Una fuente de voltaje de 5V 3 DIP de 8 entradas cada uno 2 LED (cinco grupos de 4 LED, cada grupo de un solo color) 52 resistencias de 47 ohms 2 tablillas de coneiones (protoboard) Los siguientes circuitos integrados o equivalentes: Dos 74LS56 y un 74LS53. Alambre para coneiones. Manual ECG Semiconductors Autores Teléfono: Prof. M. en C. Salvador Saucedo Flores etensión: Prof. Ing. Pablo Fuentes Ramos etensión: Alumno PIFI: Arión Durán Beltrán etensión: Un multipleor o selector de datos es un circuito lógico combinacional que acepta varias entradas de datos y permite sólo a una de ellas alcanzar la salida. El encauzamiento deseado de los datos de entrada hacia la salida es controlado por entradas de SELECCIÓN (que algunas veces se conocen como entradas de enrutamiento). La figura 5., muestra el diagrama funcional de un multipleor general (MUX). En este diagrama las entradas y salidas se trazan como flechas grandes para indicar que pueden ser una o más líneas de señales. Eiste una señal de entrada, EN, para permitir al multipleor realizar su función. Cuando EN =, todas las salidas son.

36 Figura 5.. Diagrama funcional de un multipleor digital (MUX) El multipleor actúa como un interruptor de posiciones múltiples controlado digitalmente, donde el código digital que se aplica a las entradas de SELECCIÓN controla qué entradas de datos serán trasladadas hacia la salida. Por ejemplo, la salida Z será igual a la entrada I para algún código de entrada se SELECCIÓN específico, y así sucesivamente. Dicho de otra manera, un multipleor selecciona una de N fuentes de datos de entrada y transmite los datos seleccionados a un solo canal de salida. A esto se le llama MULTIPLEXAR. MULTIPLEXOR BÁSICO DE 2 ENTRADAS. La figura 5.2, muestra la circuitería lógica de un multipleor de 2 entradas,i e I, y una entrada de selección S. El nivel lógico que se aplica a la entrada S determina qué compuerta Y se habilita de manera que su entrada de datos atraviese la compuerta O hacia la salida Z. Observando esto desde otro punto de vista, la epresión booleana de la salida es:

37 Z = I S' + I S Con S=, esta epresión se convierte en: Z = I. + I. lo cual indica que Z será idéntica a la señal de entrada I, que puede ser un nivel lógico fijo o bien una señal lógica que varia con el tiempo. Con S=, la epresión se transforma en: Z = I. + I. lo que muestra que la salida Z será idéntica a la señal de entrada I. MULTIPLEXOR DE 4 ENTRADAS. Se puede aplicar la misma idea básica para formar el multipleor de 4 entradas, que se muestra en la figura 5.3. Aquí se tienen 4 entradas, que se transmiten en forma selectiva a la salida, con base en las 4 combinaciones posibles de las entradas de selección S S. Cada entrada de datos se accede con una combinación diferente de niveles de entrada de selección. I se captura con S S negadas las dos, de manera que I pase a través de su compuerta Y hacia la salida Z sólo cuando S = y S =. La tabla mostrada en la figura 5.3, da las salidas de los otros 3 códigos de selección de entrada. Su símbolo. En las familias lógicas TTL y CMOS se dispone regularmente de multipleores de 2, 4, 8 y 6 entradas. Estos circuitos integrados pueden ser combinados para la multipleación de un gran número de entradas.

38 Diseñando el multipleor. La siguiente figura muestra el diagrama a bloques del multipleor: Multipleor de 4 canales de entrada, cada uno de 4 bits (4) Obsérvese que el multipleor debe ser de 4 canales, cada uno de 4 bits. El multipleor puede obtenerse con 4 multipleores de 4, como se muestra en el siguiente logigrama: El diagrama topológico del multipleor de 4 (cuatro canales de entrada y uno de salida) se muestra a continuación:

39 Un demultipleor realiza la función opuesta a la de un multipleor, por ejemplo, un demultipleor de n salidas de un bit, tiene una entrada de datos y S entradas para seleccionar una de las n=2 S salidas de datos. El símbolo de un demultipleor con 4 salidas se muestra en la figura adjunta: Diseñamos ahora el demultipleor de 4 canales de información y 4 canales de salida, donde cada canal de salida tiene cuatro bits. El logigrama se presenta en la siguiente figura:

40 Diagrama topológico de un demultipleor o distribuidor de datos de un canal de entrada y cuatro canales posibles de salida. NOTA: Observar la coneión de los LED en este circuito y tomar en cuenta la polarización, pues el 56 es de colector abierto PROCEDIMIENTO EXPERIMENTAL Armar los dos circuitos topológicos anteriores.

41 Consultar las configuraciones internas de los circuitos integrados a utilizar en el manual ECG Semiconductors. Con base en este manual y a la configuración interna del circuito integrado 74LS55 o 74LS56, eplicar por qué se conectó de esa manera el DIP. Dibujar el diagrama de la configuración interna de los circuitos integrados utilizados. CUESTIONARIO. Al cerrar el circuito del canal 5 del DIP, la señal que manda es un o un? 2. Al cerrar el circuito del canal 6 del DIP, la señal que manda en un o un? 3. Si quisieras manejar las señales de entrada con puros ceros o con puros unos qué circuito integrado tendrías que anear a la coneión del diagrama topológico del demultipleor para obtener la misma respuesta de salida? 4. Dibuja el diagrama de la respuesta de la pregunta Qué significa el círculo pequeño dibujado en la entrada de cualquier compuerta o circuito? R: Que esa compuerta o circuito se activa en cero. 6. Completar la tabla funcional del siguiente circuito integrado (CI).

42 SELECCIÓN DE PERMISO ENTRADAS SALIDA ENTRADAS (a o b) (a o b) (a o b) S S E' I I I 2 I 3 Z significa no importa 7. Calcular la tabla funcional del siguiente CI y dibujar su logigrama.

43 A A E a E b O O O 2 O 3 E a E b O O O 2 O 3 PRÁCTICA 6 Nombre de la práctica: Decodificador BCD a 7 segmentos y Codificador de Prioridad. Objetivo de la práctica: Comprobar en el laboratorio el funcionamiento del decodificador BCD de 7 segmentos y el codificador de prioridad 74LS47. Duración: 2 horas. Material necesario:

44 Una fuente de voltaje de 5V 2 DIP de 8 entradas y uno de 4 entradas 4 diodos emisores de luz (LED) (no importa el color) 6 resistencias de 47 ohms y dos de 22 ohms tablillas de coneiones (protoboard) Los siguientes circuitos integrados o equivalentes: Dos 74LS4, un 74LS47 y un 74LS47 Un ehibidor (display) de 7 segmentos de ánodo común Alambre para coneiones. Manual ECG Semiconductors Autores Teléfono: Prof. M. en C. Salvador Saucedo Flores etensión: Prof. Ing. Pablo Fuentes Ramos etensión: Alumno PIFI: Eduardo Flores Mejía etensión: DECODIFICADORES/MANEJAD ORES DE BCD A 7 SEGMENTOS Muchas presentaciones numéricas en dispositivos de visualización utilizan una configuración de 7 segmentos, Figura 6. (a), para formar los caracteres decimales del al 9 y algunas veces los caracteres headecimales de A a F. Cada segmento está hecho de un material que emite luz cuando se pasa corriente a través de él. Los materiales que se utilizan mas comúnmente incluyen diodo emisores de luz (LED,

45 por sus siglas en inglés) y filamentos incandescentes. La Figura 6. (b), muestra los patrones de segmento que sirven para presentar los diversos dígitos. Por ejemplo, para el dígito 6 los segmentos c, d, e, f y g se encienden, en tanto que los segmentos a y b se apagan. Se utiliza un decodificador/manejador a 7 segmentos para tomar una entrada BCD de 4 bits y dar salidas que pasarán corriente a través de los segmentos indicados para presentar el dígito decimal. La lógica de este decodificador es más complicada que las que se analizaron anteriormente, debido a que cada salida es activada por mas de una combinación de entrada. Por ejemplo, el segmento e debe ser activado para cualquiera de los dígitos, 2, 6 y 8, lo cual significa que cuando cualquiera de los códigos,, o bien ocurra. La Figura 6.2 (a) muestra un decodificador/manejador de BCD a 7 segmentos (TTL 7446 o 7447) que se utiliza para menejar una presentación LED de 7 segmentos. Cada segmento consta de uno o dos LED. Los ánodos de los LED están todos unidos a V cc (+5V). Los cátodos de los LED están conectados a través de resistencia limitadoras de corriente a las salidas adecuadas del decodificador / manejador. Éste tiene salidas activas en BAJO que son transistores menejadores de colector abierto que pueden dispar una corriente bastante grande. Esto se debe a que las presentaciones LED pueden requerir ma a 4mA por segundo, según su tipo y tamaño. Para ilustrar la operación de este circuito, suponer que la entrada BCD es A=, B=, C= y D=, que es 5 en BCD. Con estas entradas las salidas del decodificador/manejador a', f', g', c' y d' serán llevadas al estado BAJO (conectadas a tierra), permitiendo que fluya corriente a través de los segmento LED a, f, g, c y d, presentando con esto el número 5. Las salidas b' y e' serán ALTAS (abiertas); así que los segmentos LED b y e no enciendan. Los decodificadores/manejadores 7446 y 7447 están diseñados para activar segmentos específicos aún de códigos de entrada mayores de (9). La Figura 6.2 (b) nuestra cuáles segmentos son activados para cada uno de los

46 códigos de entrada de a (5). Notar que un código de entrada de borrará todos los segmentos. La presentación visual LED que se utiliza en la Figura 6.2 es un tipo de ánodo común, donde los cátodos de cada segmento se interconectan y se conectan a tierra. Este tipo de presentación visual tiene que ser manejada por un decodificador/manejador de datos BCD a 7 segmentos con salidas activas en ALTO que apliquen un voltaje alto a los ánodos de aquellos segmentos que vayan a ser activados. EJEMPLO: Las condiciones normales de operación de cada segmento de un dispositivo de representación visual de 7 segmentos basado en LED, son ma a 2.3 V. Calcular el valor del resistor limitador de corriente necesario para producir una corriente aproimadamente igual a ma para cada segmento. SOLUCIÓN Refiriéndonos a la Figura 6.2, podemos apreciar que la resistencia en serie tendrá una caída de voltaje igual a la diferencia entre V cc =5V y el voltaje del segmento de 2.3V.Este voltaje 2.3V que atraviesa la resistencia debe producir una corriente de ma, por lo tanto, se tiene: R S = 2.3V/mA = 23 ohms Se puede utilizar una resistencia de valor estándar en la proimidad de éste. Una resistencia de 22ohms sería una elección adecuada. A continuación se presenta el circuito topológico para el decodificador.

47 CODIFICADORES Un decodificador acepta un código de entrada de N bits y procede a un estado ALTO (o BAJO) en una y sólo una línea de salida. En otras palabras, podemos decir que un decodificador identifica, reconoce o bien detecta un código específico. Lo opuesto a este proceso de decodificación se denomina codificación y es realizado por un circuito lógico que se conoce como codificador. Un codificador tiene varias líneas de entrada, sólo una de las cuales se activa en un momento dado y produce un código de salida de N bits, según sea la entrada que se active. Ya se mencionó que un decodificador de binario a octal (o decodificador de 3 a 8 líneas) acepta como entrada un código de 3 bits y activa una de las 8 líneas de salida que corresponda al código. Un codificador de octal a binario (o codificador de 8 a 3 líneas) lleva a cabo la función opuesta; acepta 8 líneas de entrada y produce un código de salida de 3 bits que corresponde a la entrada activa. La Figura 6.3 muestra la tabla de funcional y la lógica del circuito para un codificador de octal a binario con entradas activas en BAJO. ENTRADAS SALIDAS A' A' A' 2 A' 3 A' 4 A' 5 A' 6 A' 7 O 2 O O

48 Figura 6.3. Circuito lógico correspondiente a un codificador de octal a binario (de 8 a 3 líneas) Al estudiar la lógica del circuito, se puede verificar que un nivel BAJO en cualquiera de las entradas producirá como salida el código binario correspondiente a la entrada. Por ejemplo, un estado BAJO en A' 3 (mientras las demás entradas permanecen en ALTO) dará como resultado O 2 =, O = y O =, que es el código binario correspondiente a 3. Note que A' no está conectada a las compuertas lógicas porque las salidas del codificador normalmente son cuando ninguna de las entradas, desde A' hasta A' 7, se encuentran en el estado BAJO. EJEMPLO: Determine las salidas del codificador de la Figura 6.3 cuando A' 3 y A' 5 se encuentran en estado BAJO al mismo tiempo. SOLUCIÓN Al hacer el seguimiento por las compuertas lógicas, se observa que los estados BAJOS en estas dos entradas producen estados ALTOS en cada una de las correspondientes salidas; en otras palabras el código binario. Es evidente que éste no es el código correspondiente a ninguna de las entradas que fueron activadas. CODIFICADORES DE PRIORIDAD El último ejemplo señala un problema con el circuito codificador de la Figura 6.3, cuando se activa más de una entrada al mismo tiempo. Eiste otra versión de este circuito, denominada codificador de prioridad, que incluye la lógica necesaria para asegurar que cuando dos o más entradas sean activadas al mismo tiempo, el código de salida corresponda al de la entrada que tiene asociado el mayor valor de los número. Por ejemplo, cuando A' 3 y A' 5 se encuentran en BAJO, el código de salida es (5). De manera similar. cuando A' 6, A' 2 y A' están todas en BAJO, el código de salida es (6). Los circuitos integrados 7448, 74LS48 y 74HC48 son todos decodificadores de prioridad de octal a binario. Codificador de prioridad de decimal a BCD La Figura 6.4 muestra el símbolo lógico y la tabla de verdad para el 7447 (74LS47 y 74HC47), el cual funciona como un codificador de prioridad de decimal a BCD.

49 ENTRADAS SALIDAS A' A' 2 A' 3 A' 4 A' 5 A' 6 A' 7 A' 8 A' 9 O' 3 O' 2 O' O' Figura 6.4. Codificador de prioridad de decimal a BCD El circuito tiene 9 líneas activas en BAJO que representan los dígitos desde hasta 9, y produce como salida el código BCD negado, correspondiente a la entrada activa que tiene el mayor número. A continuación se eamina la tabla de verdad para averiguar cómo funciona este circuito. La primera línea de la tabla muestra todas las entradas en sus estados inactivos, ALTO. Para esta condición la salida es, que es el negado del código, que en BCD corresponde a. El segundo renglón de la tabla señala que un estado BAJO en A' 9, sin importar el estado de las demás entradas, produce como salida el código mismo que de nuevo, corresponde al código BCD para el 9 negado. El tercer renglón muestra que un BAJO en A' 8, siempre y cuando A' 9 se

50 encuentre en ALTO, produce como código de salida, que es el negado de, el código BCD para 8. De manera similar los demás renglones de la tabla señalan que un estado BAJO en cualquier entrada, siempre y cuando las demás entradas que tengan una numeración mayor se encuentren en ALTO, produce como salida el código BCD negado para dicha entrada. Las salidas del 7447 normalmente se encuentran en el estado ALTO cuando ninguna de las entradas está activa. Esto corresponde a la condición de entrada decimal. No eiste una entrada A' porque el codificador supone que la entrada es cuando todas las demás entradas están en estado ALTO. Las salidas negadas del 7447 pueden convertirse a BCD normal conectando cada una de ellas a un inversor. CODIFICADOR INTERRUPTOR. La Figura 6.5 muestra la forma en que puede usarse un 7447 como codificador interruptor. Los interruptores podrían ser los interruptores del teclado de una calculadora que presenten los dígitos del al 9. Los interruptores son del tipo normalmente abiertos, de manera que las entradas del codificador son todas ALTAS y la salida BCD es (nótense los inversores). Cuando se presiona la tecla de un dígito, el circuito producirá el código BCD para ese dígito. Como el 7447 es un codificador de prioridad, oprimir teclas simultáneas producirán el código BCD sólo para la tecla con numeración mayor. En el circuito topológico del codificador, mostrado en la siguiente figura, el número de cada canal del DIP (decimal) es el número que se debe mostrar en binario en los LED.

51 PROCEDIMIENTO EXPERIMENTAL. Armar los dos circuitos topológicos anteriores. 2. Comprobar en el circuito del decodificador todas las combinaciones de los segmentos del ehibidor (display). 3. Comprobar en el circuito del codificador que el número decimal que contiene cada canal del DIP, al ir cerrando uno por uno, debe ser equivalente a la cantidad binaria mostrada en los LED.

52 CUESTIONARIO. Qué entiendes por decodificador? 2. Qué segmentos se encienden en el ehibidor con las siguientes combinaciones:,, y, en el circuito del decodificador? 3. Qué entiendes por codificador? 4. Qué cantidad binaria muestran los LED si cierras los canales 4 y 8 del DIP en el circuito del codificador? Por qué? 5. Qué entiendes por prioridad? 6. Qué sucede en los ehibidores si desconectas una de sus dos resistencias? 7. Qué sucede si desconectas las dos resistencias de un ehibidor? 8. Respecto al ehibidor qué entiendes por ánodo común? y por cátodo común? 9. Qué usos le podrías dar al decodificador?. Qué usos lo podrías dar al codificador? PRÁCTICA 7 Nombre de la práctica: Multivibradores Biestables (flip-flop). Objetivo de la práctica: Comprobar las tablas de verdad de los multivibradores biestables S-C, J- K, D y T, cuando son disparados por flanco negativo (TPN-Transición de Pendiente Negativa). Duración: 4 horas. Material necesario: Una fuente de voltaje de 5V 2 DIP de 8 entradas

53 diodos emisores de luz (LED) (5 rojos, 5 verdes y amarillo) Las siguientes resistencias: Una de 22Kohms (R ), dieciocho de 47ohms y un preset de 4Mohms (R 2 ) 2 tablillas de coneiones (protoboard) Los siguientes circuitos integrados (TTL): Un 74LS75, dos 74LS76 o 74LS2, un 74LS4 y un LM555 Un capacitor de microfarad Alambre para coneiones. Un desarmador pequeño (para ajustar el preset) Manual ECG Semiconductors Autores Teléfono: Prof. M. en C. Salvador Saucedo Flores etensión: Prof. Ing. Pablo Fuentes Ramos etensión: Alumno PIFI: Eduardo Flores Mejía etensión: El elemento de memoria más importante es el multivibrador (MVB), (flip-flop, FF, por su nombre en inglés), que está formado por un ensamble de compuertas lógicas. Aunque una compuerta lógica, por si misma, no tiene la capacidad de almacenamiento, pueden conectarse varias configuraciones de compuertas que se utilizan para producir estos multivibradores. Figura 7.. Símbolo general para un multivibrador (flip-flop) y definición de sus 2 posibles estados de salida

54 La Figura 7. (a) muestra el símbolo general empleado para un MVB. El símbolo indica que el MVB tiene dos salidas, marcadas como Q y Q', que son inversas entre sí. En realidad, se puede utilizar cualquier letra, pero la Q es la de uso más etendido. La salida Q recibe el nombre de salida normal del MVB, mientras que Q' es la salida negada o invertida del MVB. Cada vez que se haga referencia al estado de un MVB, éste será el estado de su salida normal Q: se sobreentiende que la salida invertida Q', se encuentra en el estado opuesto. Por ejemplo, si se afirma que el MVB se encuentra en estado ALTO (), significa que Q=; si se señala que el MVB se encuentra en el estado BAJO (), entonces Q=. Claro está que el estado Q' siempre es el inverso de Q. Por lo tanto, un MVB tiene dos estados permisibles de operación, como se indica en la Figura 7. (b). Nótese las diferentes formas que se emplean para hacer referencia a los dos estados. Es necesario familiarizarse con cada una de ellas, ya que todas son de uso común. Como lo indica el símbolo de la Figura 7. (a) un multivibrador puede tener una o más entradas. Éstas se emplean para provocar que el MVB haga transiciones hacia atrás y hacia adelante entre sus posibles estados de salida. Como se verá mas adelante, la entrada del MVB sólo tiene que recibir un pulso momentáneo para cambiar el estado de su salida y ésta permanecerá en el nuevo estado aún después de la desaparición del pulso de entrada. Esta es la característica de memoria del multivibrador. El MVB se conoce con otros nombres, entre ellos registro básico y multivibrador biestable. El término registro básico se utiliza para ciertos tipos de MVB que se describen mas adelante. El término multivibrador biestable es un nombre más técnico para un MVB, pero es muy largo para ser utilizado con frecuencia, REGISTRO BÁSICO CON COMPUERTAS NO-Y (NAND) FIGURA 7.2. a) Registro básico NO-Y, b) Tabla de verdad, c) Símbolo de bloques S=Inicio, C=Borrar

55 . INICIO=BORRAR=. Esta condición es el estado normal y no tiene efecto alguno sobre el estado de salida. Las salidas Q y Q' permanecerán en el estado en que se encontraban antes de presentarse esta condición de entrada. 2. INICIO=, BORRAR=. Este estado siempre ocasionará que la salida pase al estado Q=, donde permanecerá aún después de que INICIO y BORRAR retornen a ALTO. A esto se le denomina inicio del registro básico. 3. INICIO=, BORRAR=. Esto siempre producirá el estado Q=, donde la salida permanecerá aún después de que BORRAR retorne a ALTO. A esto se le llama borrado o reinicio del registro básico. 4. INICIO=BORRAR=. Esta condición intenta iniciar y borrar el registro básico en forma simultánea y puede producir resultados ambiguos. No debe utilizarse. REGISTRO BÁSICO CON COMPUERTAS NO-O (NOR) FIGURA 7.3. a) Registro básico NO-O, b) Tabla de verdad, c) Símbolo de bloques S=Inicio, C=Borrar Dos compuertas NO-O acopladas transversalmente se pueden utilizar como un registro básico con compuertas NO-O. El arreglo que se muestra en la Figura 7.3. a) es semejante al registro básico con compuertas NO-Y, ecepto que las salidas Q y Q' tienen posiciones invertidas. El análisis de la operación del registro básico NO-O puede efectuarse de la misma forma que el registro básico NO-Y. Los resultados se dan en la tabla de verdad de la Figura 7.3. b) y se resumen como sigue:

56 . INICIO=BORRAR=. Esta es la condición normal del registro básico NO-O y no tiene efecto alguno sobre el estado de salida. Q y Q' permanecerán en cualquier estado en que se encontraran antes de esta condición de entrada. 2. INICIO=, BORRAR=. Esto siempre hará Q=, donde permanecerá aún después de que INICIO retorne a. 3. INICIO=, BORRAR=. Esto siempre hará Q=, donde se quedará aún después de que BORRAR regrese a. 4. INICIO=BORRAR=. Esta condición intenta iniciar y borrar el registro básico al mismo tiempo y produce Q=Q'=. Si las entradas se regresan a simultáneamente, el estado de salida resultante en impredecible. No se debe usar esta condición de entrada. El registro básico con compuertas NO-O opera eactamente igual que el registro básico NO-Y, ecepto que las entradas INICIO y BORRAR son activadas en ALTO en vez de activarlas en BAJO y el estado normal en reposo es INICIO=BORRAR=. Q se fijará en ALTO por medio de un pulso ALTO en la entrada INICIO y se hará BAJO por medio de un pulso ALTO en la entrada BORRAR. En el símbolo de bloque simplificado del registro básico NO-O de la Figura 7.3. c), las entradas S y C son activadas en ALTO. Los sistemas digitales pueden operar en forma sincrónica o asincrónica. En los sistemas asincrónicos las salidas de los circuitos lógicos pueden cambiar de estado en cualquier momento en que una o más de las entradas cambien. En los sistemas sincrónicos los tiempos eactos en que alguna salida pueda cambiar de estado se determinan por medio de una señal, que comúnmente se le denomina de reloj. Esta señal de reloj es una serie de pulsaciones rectangulares o cuadradas, como se muestra en la Figura 7.4. La señal de reloj se distribuye a todas las partes del sistema y muchas (o incluso todas) las salidas del sistema pueden cambiar de estado sólo cuando el reloj hace una transición. Las transiciones (también denominadas flancos) se indican en la Figura 7.4. Cuando el reloj cambia de a, a éste se le denomina Transición con Pendiente Positiva (TPP); cuando el reloj pasa de a, a ésta se le conoce como Transición con Pendiente Negativa (TPN).

57 FIGURA 7.4. Los MVB sincronizados por reloj tienen una entrada de reloj (CLK) que es activa sobre a) TPP o b) TPN. Las entradas de control determinan el efecto que tendrá la transición activa del reloj. MULTIVIBRADORES SINCRONIZADOS POR RELOJ Eisten varios tipos de MVB sincronizados por reloj. Las características principales, que son comunes a todos ellos, son:. Los MVB sincronizados por reloj, tienen una entrada de reloj que comúnmente está marcada como CLK, CK o CP. En muchos MVB sincronizados por reloj, la entrada CLK es disparada por flanco, lo que significa que es activada por una transición de la señal; esto se especifica por la presencia de un triángulo pequeño sobre la entrada CLK. En la Figura 7.4 a), se activa la entrada CLK sólo cuando ocurre una transición con pendiente positiva (TPP); la entrada no es afectada en ningún otro tiempo. En la Figura 7.4 b), se activa la entrada CLK sólo cuando se presenta una transición con pendiente negativa (TPN), lo que se simboliza con un círculo pequeño. 2. Los MVB sincronizados por reloj también poseen una o más entradas de control que pueden tener varios nombres, lo que depende de su operación. Las entradas de control no tendrán efecto sobre Q hasta que ocurra la transición activa del reloj. En otras palabras, su efecto está sincronizado con las señales aplicadas en la entrada CLK. Por esta razón, estas entradas reciben el nombre de entradas sincrónicas de control. Por ejemplo, las entradas de control para el MVB en la Figura 7.4 a) no tendrá efecto sobre Q hasta que ocurra una TPP en la señal del reloj. Del mismo modo, todas las entradas de control de la Figura 7.4 b) no tendrán efecto hasta que se presente una TPN en la señal de reloj. 3. En resumen, puede afirmarse que las entradas de control hacen que las salidas del MVB estén listas para cambiar, mientras que la transición activa en la entrada CLK es la que dispara el cambio. MULTIVIBRADOR SINCRONIZADO POR RELOJ TIPO J-K La Figura 7.5 muestra un multivibrador tipo J-K sincronizado por reloj, disparado por la transición con pendiente positiva de la señal de reloj. Las entradas J-K controlan el estado del MVB. La condición principal de este MVB es que J=K= no genera una señal ambigua; para esta condición,, el MVB siempre pasará a su estado opuesto cuando se efectúe la transición con pendiente positiva de la señal de reloj. A esta operación se le denomina modo de complemento. En este modo, si J y K se dejan en estado ALTO, el MVB cambiará al estado complementario con cada pulso de reloj.

58 FIGURA 7.5 Multivibrador J-K sincronizado por reloj que responde a la transición con pendiente positiva del reloj La tabla de verdad de la Figura 7.5 resume la forma en que el MVB tipo J-K responde a la forma TPP por cada combinación de J y K. La Figura 7.6 muestra el símbolo correspondiente a un MVB tipo J-K sincronizado por reloj que se dispara con las transiciones con pendiente negativa de la señal de reloj. El círculo pequeño en la entrada CLK indica que este multivibrador se disparará cuando la entrada CLK pase de a. FIGURA 7.6 Multivibrador que se dispara en transición con pendiente negativa. El MVB tipo J-K es mucho más versátil que el tipo S-C, puesto que no tiene estados ambiguos. La condición J=K=, la cual genera la operación de complemento, se usa ampliamente en todos los tipos de contadores binarios. En esencia, el multivibrador J-K puede hacer cualquier cosa que el MVB S-C pueda hacer, además de operar en el modo de complemento. MULTIVIBRADOR TIPO D FIGURA 7.7 Multivibrador tipo D disparado con transiciones de pendiente positiva.

59 La Figura 7.7 contiene el símbolo y la tabla de verdad para un MVB tipo D, disparado por flanco positivo (TPP). A diferencia de los multivibradores S-C y J-K, el tipo D sólo tiene una entrada sincrónica de control, D, letra que proviene de dato. La operación del MVB D es muy sencilla: Q va hacia el mismo estado en que se encuentra la entrada D, cuando ocurre una TPP en CLK. En otras palabras, el nivel presente en D será almacenado en el MVB en el momento en que se presente una TPP. MULTIVIBRADOR TIPO T Es aquel en el que la única entrada es la del disparador (reloj) y éste se obtiene en base a un MVB J-K, llevando las entradas J y K permanentemente al nivel. Cuando se pulsa la entrada T, el biestable cambia de estado. Ver Figura 7.8. FIGURA 7.8 a) Multivibrador tipo T disparado por flanco positivo, b) Comportamiento ENTRADAS ASINCRÓNICAS En los multivibradores sincronizados por reloj se han estudiado las entradas J, K, D y T, las cuales se han señalado como entradas de control. A estas entradas se les denomina también entradas sincrónicas, porque su efecto sobre la salida del MVB se sincroniza con la entrada CLK. Como se ha observado, las entradas sincrónicas de control deben utilizarse junto con una señal de reloj para activar al MVB. Muchos MVB con reloj también tienen una o más entradas asincrónicas, que operan independientemente de las entradas sincrónicas y de la entrada de reloj. Estas entradas asincrónicas se pueden emplear para fijar al MVB en el estado o en cualquier instante, sin importar las condiciones presentes en las otras entradas. Las entradas asincrónicas son entradas dominantes que pueden servir para ignorar todas las entradas a fin de colocar al MVB en un estado u otro. La Figura 7.9 muestra un MVB tipo J-K con entradas asincrónicas designadas como PRE y CLR. Estas son entradas activas en BAJO, como lo indican los círculos pequeños en el símbolo del MVB. La tabla de verdad que se incluye resume la forma en que afectan la salida del MVB.