Scientia Et Technica ISSN: Universidad Tecnológica de Pereira Colombia

Scientia Et Technica ISSN: 0122-1701 cientia@utp.edu.co Univeridad Tecnológica de Pereira Colombia BALLESTEROS, DORA MARÍA; GAMMA, PAULINE; CAMACHO, WILLINGTON MODULACIÓN DE SEÑALES BINARIAS POR POSICIÓN DE PULSO EN DISPOSITIVOS FPGA Scientia Et Technica, vol. XIV, núm. 39, eptiembre, 2008, pp. 19-24 Univeridad Tecnológica de Pereira Pereira, Colombia Diponible en: http://www.redalyc.org/articulo.oa?id84920503005 Cómo citar el artículo Número completo Má información del artículo Página de la revita en redalyc.org Sitema de Información Científica Red de Revita Científica de América Latina, el Caribe, Epaña y Portugal Proyecto académico in fine de lucro, dearrollado bajo la iniciativa de acceo abierto

Fecha de Recepción: 4 de junio de 2008 Fecha de Aceptación: de de julio de 2008 Scientia et Technica Año XIV, No 39, Septiembre de 2008. Univeridad Tecnológica de Pereira. ISSN 0122-1701 19 MODULACIÓN DE SEÑALES BINARIAS POR POSICIÓN DE PULSO EN DISPOSITIVOS FPGA Binary Pule Poition Modulation in Field Programmable Gate Array RESUMEN La modulación por poición de pulo binaria BPPM, conite en la generación de pulo que varían en u poición de acuerdo al valor binario de la eñal de entrada; a mayor valor de la eñal de entrada, mayor e el deplazamiento del pulo repecto a una poición de referencia. En ete artículo e preentan do dieño BPPM de 3 bit para una FPGA Spartan 3 referencia XC3S200 de Xilinx. Se dieña el modulador como una máquina de etado que e programa en la herramienta CAE ISE Foundation v8.2, e genera el código VHDL del modulador, e imula u funcionamiento y e crea el RTL del dieño. La utilización de recuro de la FPGA y la máxima velocidad de operación e comparan en lo do dieño, obteniendo una frecuencia máxima de operación de 18 MHz y una utilización de recuro máxima del 15%. El dieño de la máquina de etado puede er fácilmente modificado para aumentar el número de bit de la eñal de entrada. PALABRAS CLAVES: máquina de etado finito, FPGA, modulación por poición de pulo binaria. ABSTRACT The Binary Pule Poition Modulation BPPM i a digital modulation technique where an input binary value i modulated into a variable pule poition ignal that i changing to a higher hifting pule a long a the input i increaing and vice vera. Thi paper preent two BPPM deign of 3 bit for a Spartan 3 FPGA reference XC3S200 from Xilinx. The modulator i deigned a a tate machine that i programmed into the tool CAE ISE Foundation v8.2, the VHDL code i generated, it operation i imulated and the RTL deign i created. The ue of FPGA reource and the maximum operation peed are compared in the two deign, and by thi way, a maximum operation frequency of 18 MHz i obtained with a maximum utilization of 15%. The tate machine deign can be eaily modified in order to increae the number of bit in the input ignal. DORA MARÍA BALLESTEROS Ingeniera Electrónica, M. Sc. Profeor Aitente Univeridad Militar Nueva Granada doramaria02@gmail.com PAULINE GAMMA Etudiante Ingeniería Telecomunicacione. Univeridad Militar Nueva Granada. Grupo de Invetigación TIGUM WILLINGTON CAMACHO Etudiante Ingeniería Telecomunicacione. Univeridad Militar Nueva Granada. Grupo de Invetigación TIGUM KEYWORDS: Finite State Machine, Field Programmable Gate Array, Binary Pule Poition Modulation. 1. INTRODUCCIÓN La modulación PPM e una modulación digital cuya eñal de alida e una eñal binaria en la cual la poición de lo valore lógico alto depende del valor de la eñal de entrada. Una opción encilla para dieñar moduladore PPM conite en la utilización de un circuito integrado en modo atable como el LM555, en el cual la eñal de alida e una onda cuadrada, que de acuerdo a la conexione realizada, varía en u poición con repecto a la eñal de entrada análoga. La deventaja de eta implementación on: frecuencia máxima de operación limitada y preciión en el dieño debido a la tolerancia de lo elemento utilizado (reitencia y condenadore). En el cao de aplicacione PPM con eñale de entrada y alida digital, e hace neceario decartar la olucione análoga, y e propende por lo dipoitivo programable. Recientemente e han utilizado lo DSP (proceadore digitale de eñal) para la modulación por poición de pulo, pero e ha encontrado la deventaja de la velocidad máxima de operación en eta olución hardware. Otro campo para el dearrollo de moduladore PPM má recientemente etudiado, ha ido la utilización de dipoitivo de arreglo de campo programable FPGA. En la literatura e encuentra el dearrollo a la medida de moduladore PPM para prueba en comunicacione

20 Scientia et Technica Año XIV, No 39, Septiembre de 2008. Univeridad Tecnológica de Pereira. óptica [1], programación en FPGA de decodiicadore PPM para comunicacione láer de alta velocidad [2], patente de aparato y método para PPM con entrada de dato digital [3], patente de filtrado para PPM [4], patente de protocolo de PPM [5], patente de modulacione óptica uando PPM [6], moduladore PPM para comunicacione de alto ancho de banda [7], moduladore PPM para itema caótico [8], para rede óptica [9] moduladore para itema CDMA [10], entre otro. entrada e up, i tiene valor 1 lógico e paa al iguiente etado, en cao contrario igue en el etado actual. RESET @ELSE Etado0 out1'0' En ete trabajo e dieña e implementa un modulador por poición de pulo, baado en el concepto de máquina de etado finito y utilizando la herramienta CAE de Xilinx ISE Foundation v8.2. La FPGA eleccionada e una Spartan 3 referencia XC3S200, la cual cuenta con 200.000 compuerta equivalente. Etado2 out1'1' up'1' up'1' up'1' Etado1 out1'0' En el egundo capítulo e preentan concepto báico de máquina de etado finito y modulador PPM; en el capítulo tre e preentan condicione de dieño; en el cuarto capítulo e preentan do dieño BPPM, en el quinto e imulan y e comparan lo recuro hardware aignado en cada cao; en el exto la dicuión de reultado y en el éptimo la concluione del trabajo realizado. 2. MARCO TEÓRICO 2.1. Máquina de etado finito Lo circuito ecuenciale on aquello que almacenan información por un lapo de tiempo determinado. Cuando e dieñan circuito que paan de un etado a otro de acuerdo al valor de la eñal o eñale de entrada, e utiliza el modelo de máquina de etado finito (el número de etado diferente debe er conocido y e limitado). De acuerdo a la forma de actualización del valor de alida de la máquina, e claifican en máquina tipo moore y tipo mealy, en el primer cao la alida olamente depende del etado y en el egundo cao depende ademá de la eñal o eñale de entrada. Internamente en una máquina de etado finito e encuentra: un bloque de almacenamiento de la información conformado por fip-flop, una lógica de entrada y una lógica de alida. @ELSE @ELSE Figura 1. Máquina de etado finita, tipo moore. Dieño del autor 2.2. Modulación por poición de pulo En la modulación por poición de pulo la información etá contenida en la poición en la que ocurre el pulo. El pulo etá deplazado repecto a un tiempo de referencia de acuerdo al valor de la eñal de entrada. Cada periodo de muetro marca un tiempo de referencia en la modulación. En la Figura 2 e preenta una eñal de entrada análoga y u correpondiente eñal modulada por poición, cada T e evalúa la eñal análoga y e calcula el valor de deplazamiento, cuando la eñal etá a mitad de ecala el pulo e encuentra en nt, cuando la eñal etá en la mitad inferior de la ecala e preenta el máximo deplazamiento con repecto a nt. La eñal modulada viene dada por la ecuación (1), en la cual (t) e la eñal modulada, T e el periodo de muetreo, m(t) e la eñal de entrada, g(t) e el impulo deplazado y kp e la enibilidad en poición del modulador. [ ] ( 2) () t g t nt k m( nt ) n p En el diagrama de la máquina de etado la condicione de tranición e repreentan por flecha y lo etado por círculo, hay tanto etado como círculo y condicione como flecha. Si la alida de la máquina e encuentra dentro del circulo, e una máquina moore; en cao de encontrare en la flecha e una máquina mealy. El diagrama de etado de la Figura 1, correponde a una máquina de etado tipo moore con tre etado y una alida de un bit (out1). Para ee ejemplo, la eñal de

Scientia et Technica Año XIV, No 39, Septiembre de 2008. Univeridad Tecnológica de Pereira. 21 Figura 2. Ejemplo eñal de entrada y de alida de PWM. Tomado de [13] 3. CONDICIONES DE DISEÑO Para el dieño del BPPM e tienen en cuenta la iguiente condicione. Señal de entrada digital de tre bit Señal de reloj digital con ciclo útil del 50% Señal de alida actualizada cada diez ciclo de la eñal de reloj. Ocho valore diferente de deplazamiento del pulo Ningún pulo debe preentare en el tiempo nt. Para la utilización de la FPGA e incluyeron la iguiente retriccione: Adicionalmente e conideran la iguiente retriccione: Lo recuro hardware del modulador deber er menore a lo diponible en una Spartan 3 referencia XC3200. La herramienta CAE eleccionada debe generar el código VHDL a partir del diagrama de etado del modulador. Para la contrucción de la tabla de alida del modulador BPPM de tre bit e utiliza la ecuación (2) con lo iguiente valore: T 10. m + 2 K p. m Donde e la eñal de reloj, T e el periodo de muetreo, kp e la enibilidad del modulador, g(t) e el pulo y m e el valor digital de la eñal de entrada. De tal forma que la ecuación (2) e re-ecribe como: La primera vez que e modula la eñal (n0) e tiene el deplazamiento g[ t 5] correpondiente a cinco ciclo de la eñal de reloj (tiempo inicial0 egundo). Aplicando la ecuación (3) para lo ocho valore digitale de la eñal de entrada e contruye la tabla 1. Salida Entrada 1 2 3 4 5 6 7 8 9 10 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 Tabla 1. Entrada y alida del modulador BPPM 4. DISEÑO DEL BPPM 4.1. BPPM con 24 etado El primer diagrama de la máquina de etado utiliza do etado comune para todo lo valore de la eñal de entrada, correpondiente al primer ciclo y último ciclo de la eñal de reloj. Adicionalmente exite un etado por valor de entrada para contar el número de 0 de alida anteriore al pulo, otro etado para contar el número de 0 de alida poteriore al pulo y un etado para el pulo. () t n (.10. ) m( n.10. ) m n + 2 n.10 m n (.10. ) ( 3) Para la entrada 011 (3 en decimal) e obtiene el iguiente valor de deplazamiento: [ t ( n.10 5) ] (.10. ) m( n.10. ) m n + 2 n.10 m n 3+ 2 n.10 3 3 5 n.10 3 3 g (.10. ) Figura 3. Parte de la máquina de etado BPMM de 24 etado- En la Figura 3 e preenta una parte de la máquina de etado, en la cual e han incluido lo etado comune

22 Scientia et Technica Año XIV, No 39, Septiembre de 2008. Univeridad Tecnológica de Pereira. para toda la eñale de entrada binaria (lo etado 0 y 6), y lo etado correpondiente a la entrada 000 y 001. Lo contadore incluido en lo etado 2, 3 y 5 tienen como objetivo contad el número de ciclo de reloj en lo cuale la eñal de alida e cero lógico. 4.2. BPPM con 3 etado El egundo diagrama de la máquina de etado utiliza do etado para lo valore de alida 0 digital y un etado para la alida 1 digital (el pulo). Para paar del primer etado al egundo e utiliza un contador y e evalúa la eñal de entrada binaria con unión tipo and, y la ocho condicione reultante e unen a u vez con una condición tipo or. El mimo procedimiento e realiza para paar del etado tre al etado uno y olamente e neceita un flanco de ubida de la eñal para paar del etado do al etado tre. Depué de la aignación de recuro hardware al dieño de la FSM, la herramienta CAE etima el retardo total del dieño y la frecuencia máxima de operación del mimo. Lo reultado obtenido para el BPPM de 24 etado on: Mínimo periodo: 6.792 n Máxima frecuencia: 147.237 MHz Mínimo tiempo de arribo de la eñal de entrada ante de la eñal de reloj: 7.93 n Máximo tiempo de alida requerido depué de la eñal de reloj: 7.75 n Debido a que en el dieño propueto e utilizan diez ciclo de la eñal de reloj de entrada, entonce la frecuencia máxima de operación real (frecuencia de muetreo máxima de la eñal análoga) e de 14.72 MHz. El RTL de PWM e preenta en la Figura 5. En la Figura 5 e preenta parte del RTL de eta máquina de etado, y e realtan con círculo do bloque umadore lo cuale hacen parte del diagrama circuital de la lógica de entrada y de alida de la FSM Figura 4. Máquina de etado BPMM con 3 etado. 5. RESULTADOS 5.1. Síntei de lo dieño Lo recuro hardware aignado a la máquina de etado para una FPGA referencia XC3S200, e preentan en la Tabla 2, tomado del reporte automático que genera ISE Foundation al intetizar la FSM. Recuro Utilizado % Utilización BPPM BPPM Diponible 26 3 V1 V2 etado etado lice 76 41 1920 3% 2% flip-flop 42 10 3840 1% 0.3% LUTS de 4 143 78 3840 3% 2% entrada IOB 23 13 173 13% 7% GCLK 1 1 8 12% 12% Tabla 2. Utilización de recuro Figura 5. RTL del BPPM de 24 etado Para el cao del BPPM de 3 etado e tiene: Mínimo periodo: 5.326 n Máxima frecuencia: 187.758 MHz Mínimo tiempo de arribo de la eñal de entrada ante de la eñal de reloj: 6.738 n Máximo tiempo de alida requerido depué de la eñal de reloj: 6.626 n Frecuencia de muetreo máxima eñal análoga: 18.77 MHz

Scientia et Technica Año XIV, No 39, Septiembre de 2008. Univeridad Tecnológica de Pereira. 23 En la Figura 6 e preenta el RTL de eta máquina. Lo círculo rojo indican la poicione en la cuale e encuentran lo 10 flip-flop tipo D utilizado en el dieño (Tabla 2). Figura 6. RTL de BPPM de tre etado. 6. SIMULACIÓN La figura 7 e preenta la imulación de BPPM para una eñal de entrada de tre bit correpondiente al dieño de tre etado. Se preentan ocho imulacione (una para cada combinación de la eñal de entrada) con la eñal BPPM denominada, la entrada binaria en forma paralela con lo bit in0 (MSB) in1 in2 (LSB) y reg el etado en que e encuentra la máquina. Lo contadore count1 y conunt2 correponden a lo contadore de lo 0 ante y depué del pulo, repectivamente. A medida que aumenta en 1 el valor de la eñal de entrada el pulo e deplaza una poición de reloj a la derecha, y finalmente, para la entrada 111 el pulo e preenta nueve ciclo de reloj deplazado (el ciclo ocho empezando en cero). Por ejemplo para la eñal de entrada 010 e tiene el ciclo común igual a 0, luego tenemo 2 ciclo conecutivo de 0, igue un ciclo igual a 1, de nuevo tenemo 5 ciclo conecutivo de 0 y finalmente tenemo un ciclo común igual a 0. Para el cao de la entrada 110 el contador 1 cuenta de 000 hata 006 ante del pulo y el contador 2 cuenta dede 000 hata 0001. Figura 7. Simulación BPPM de tre etado 7. CONCLUSIONES Y RECOMENDACIONES En el trabajo preentado en ete artículo e verificó que el modulador por poición de pulo binario puede er modelado como una máquina de etado finito tipo moore, en la cual la poición del pulo depende directamente del valor binario de la eñal de entrada. Adicionalmente, la elaboración de la tabla de alida del modulador e pudo contruir a partir de la ecuación convencional de PPM y la incluión de la condicione

24 Scientia et Technica Año XIV, No 39, Septiembre de 2008. Univeridad Tecnológica de Pereira. de dieño planteada (factor de enibilidad y periodo de muetreo). Lo do diagrama del modulador BPPM pueden er fácilmente extenible para una eñal de entrada binaria de N bit. En el cao del egundo dieño, el número de etado no cambia, y olamente e neceitan agregar má condicione de tranición del etado 1 al etado 2 y del etado 3 al etado 1 y aumentar el número de bit del contador. Lo recuro hardware aignado a la máquina de etado on inferiore a lo diponible en la Spartan 3 referencia XC3S200, cumpliendo con el objetivo de aignación de recuro. Para un trabajo futuro e propone la realización del BPPM de 8 bit para la mima referencia de la FPGA y realizar prueba reale (programar la tarjeta y utilizar un converor ADC de 8 bti). [9] K S Kim et al. Hybrid pule poition modulation/ultrahort light pule code-diviion multiple-acce ytem. IEEE Tranaction on Communication, vol. 50, Iue 12, pp. 2018-2031, Dec 2002 [10] In Dong. Combined binary pule poition modulation/biorthogoanl modulation for direct equence code diviion multiple acce. IEEE Tranaction on Communication, vol.47, Iue 1, pp. 22-26, Jan 1999. [11] ISE Help. Working with Architecture Wizard IP. Diponible en: http://toolbox.xilinx.com/docan/xilinx8/help/ieguid e/ieguide.htm#html/ie_uing_architecture_wizard. htm. Página viitada: 22 Marzo de 2008. [12] J Wakerly. Dieño Digital: Principio y práctica. Tercera Edición. Ed. Pearon. 2001 El uo de herramienta CAE facilita el dieño a la medida de aplicacione digitale y en ete cao la mima herramienta e la encargada de generar el código VHDL del dieño, contruir el RTL y imular el funcionamiento. El éxito del dearrollo radica entonce en el correcto y óptimo dieño del modulador. 8. BIBLIOGRAFÍA [1] D Zhu, W Farr. Programmable Pule-Poition Encoder. NASA Tech Brief. Mar 2006. Diponible en: http://findarticle.com/p/article/mi_qa3957/i_2006 03/ai_n17181427 Página viitada: Junio 5 de 2008 [2] Mk Cheng et al. A field programmable gate array implementation of the erially concatenated pule poition modulation decoder. IPN Progre Report 42-161. May 2005. Diponible en: http://coding.jpl.naa.gov/~hamkin/publication/ipn _progre_report/2005_05_15d.pdf Página viitada: Mayo 16 de 2008 [3] Method and apparatu for pule poition modulation. US Patent No. 6212230. Abril 3, 2001. Diponible en: http://www.patenttorm.u/ [4] Band pa filter for a pule poition modulation ignal. US Patent 5881328. Marzo 9 de 1999. [5] Pule poition modulation protocol. US Patent 6147719. Nov 14, 2000. [6] Optical communication ytem uing pule poition modulation. US Patent 4584720. Oct 8, 2002. [7] E S et al., Combined M-ary code hift keying/binary pule poition modulation for ultra wideband communication, en Proc. 2004 Global Telecommunication Conference, pp. 804-808. [8] M Suhchik, et al, Chaotic pule poition modulation: a robut method of communicating with chao, IEEE Communication Letter, vol. 4, pp.128-130, Apr. 2000.