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Transcripción

1 81,'$''(0$1(-2'(81$0(025,$5$0 3$5$0,&52&21752/$'25(19+'/ A. D. ASSANDRI, G. A. ENSINCK y C. G. GIL,QVWLWXWRGH$XWRPiWLFD 8QLY1DFGHDQ-XDQ -$5/DQ-XDQ$UJHQWLQD DDVVDQGU#LQDXWXQVMHGXDU 'WRGH(OHFWUyQLFD\$XWRPiWLFD8QLY1DFGHDQ-XDQ -$5/DQ-XDQ $UJHQWLQD JXVWDYR#XQVMHGXDUFJLO#XQVMHGXDU 5HVXPHQ (OGHVDUUROORGHVLVWHPDVGLJLWDOHVGH PHGLDQD\DOWDFRPSOHMLGDGVHKDYLVWRIDFLOLWDGRHQ ORV ~OWLPRV DxRV FRQ OD DSDULFLyQ GH GLVSRVLWLYRV SURJUDPDEOHVGHJUDQFDSDFLGDGFRPRORV&3/'V\ )3*$V /D DSOLFDFLyQ GH HVWRV GLVSRVLWLYRV VH KD YLVWRSRWHQFLDGDSRUODGLVSRQLELOLGDGGHKHUUDPLHQ WDVSDUDODVtQWHVLVGHFLUFXLWRVXVDQGROHQJXDMHVGH GHVFULSFLyQGHKDUGZDUHFRPR9+'/\9HULORJ(Q HO FDPSR GH OD DGTXLVLFLyQ UHPRWD GH GDWRV VH KD YXHOWR XQD QHFHVLGDG FRQWDU FRQ HTXLSRV GH PX\ EDMRFRQVXPR\JUDQ FDSDFLGDGGHDOPDFHQDPLHQWR GH LQIRUPDFLyQ (Q HVWH WUDEDMR VH SUHVHQWD XQD XQLGDGGHPDQHMRGHXQDPHPRULD5$0QRYROiWLO GH JUDQ FDSDFLGDG TXH SXHGH VHU DGRVDGD D FXDO TXLHU PLFURFRQWURODGRU &02 GH EDMR FRVWR (O GLVHxR IXH tqwhjudphqwh GHVDUUROODGR HQ 9+'/ XViQGRVH SDUD OD LPSOHPHQWDFLyQ XQ &3/' GH OD IDPLOLD GH GLVSRVLWLYRV GH &\SUHVV HPLFRQGXFWRUV &RUS 3DODEUDV FODYH &LUFXLWRV GLJLWDOHV PiTXLQDV GHHVWDGRVILQLWRVGLVSRVLWLYRVOyJLFRVSURJUDPDEOHV OHQJXDMHV GH GHVFULSFLyQ GH KDUGZDUH DGTXLVLFLyQ UHPRWDGHGDWRV,,1752'8&&,¾1 Se plantea el diseño de una parte de un sistema para la adquisición remota de datos compuesto por un microcontrolador, una memoria SRAM no volátil de 2 Mbytes y una unidad de manejo de la memoria para el almacenamiento y la lectura de los datos. El circuito desarrollado puede ser aplicado a cualquier microcontrolador que disponga de un puerto paralelo bidireccional de 8 bits y de 3 líneas adicionales de control (2 salidas y 1 entrada) y que además cuente con conversores A/D apropiados. Se plantea el diseño e implementación de una unidad de manejo de memoria (UMM) que sea capaz de almacenar y recuperar datos enviados por el microcontrolador, ya sea en forma individual o por grupos, usando un CPLD de la familia Cypress. La UMM está compuesta de una máquina de estados finitos (MEF), varios registros y un contador binario de 21 bits con carga en paralelo. La descripción de los componentes y el comportamiento del circuito se realizó usando el lenguaje de descripción de hardware VHDL. En la Fig. 1 se puede observar un esquema del sistema. Por el puerto paralelo de 8 bits del microcontrolador se accede a un bus externo de datos, instrucciones y direcciones parciales. La MEF se usa como unidad de control de la UMM, la que recibe instrucciones desde el microcontrolador, las almacena en un registro de instrucciones (RI) y luego genera las secuencias necesarias en las líneas del circuito para ejecutar lo que se solicita. Se plantean tres tipos de instrucciones básicas: cargar una dirección de memoria, escribir y leer en la memoria. A su vez, las operaciones de lectura y escritura pueden ser de dos tipos: sencilla, o sea acceder a un solo dato, o bien múltiple, en cuyo caso el contador se incrementa automáticamente en uno cada vez que se completa un ciclo de lectura o escritura. La Tabla 1 muestra los códigos de instrucción utilizados en cada una de ellas. Tabla 1 Códigos de instrucción RD2 RD1 RD0 Función 0 0 X No opera 0 1 X Cargar dirección de memoria Lectura de dato con incremento del contador Lectura de dato sin incremento del contador Escritura de dato con incremento del contador Escritura de dato sin incremento del contador Dado que el bus de direcciones de la memoria es de 21 bits, se debe armar la dirección en 3 ciclos de acceso desde el microcontrolador. En los dos primeros se pasan la parte baja y media de la dirección (de 8 bits) y en el tercero la parte alta, de 5 bits. Cada parte de la dirección es almacenada en un registro parcial. Cuando se completa una dirección, los contenidos de los registros parciales son cargados en el contador. A los efectos de sincronizar la transferencia de datos, se dispone de 3 líneas de control. La línea,1'$72, generada por el microcontrolador, indica si en el bus externo hay una instrucción o un dato. Como dato se interpreta uno que se lee o escribe en la memoria o bien una dirección parcial que está siendo enviada a la UMM. Con las líneas 0,B3/' y 3/'B0, se implementa un protocolo de comunicación de 4 pasos (Katz, 1994) entre el microcontrolador y la unidad de manejo

2 RESET CPLD Cypress CY3725P10-83 CNT_M0 CNT_M1 Sincronizadores Microcontrolador 8705R3 Puerto paralelo 8 bits Registro de Instrucciones 3 Sincro2 Sincro1 CAR_RI RI2 RI1 RI0 Máquina de Estados Latch3 Latch2 Latch1 Latch 3 Latch 2 Latch 1 Dirección de memoria Bus de datos, instrucciones y direcciones parciales Reloj Contador de 21 bits con carga en paralelo Bus Direcciones A0 ~ A20 Memoria SRAM no volátil 2 Mbytes Dallas DS1270Y/AB D0 ~ D7 /WE /OE /CE de memoria. Este protocolo está basado en el paradigma maestro/esclavo, siendo el microcontrolador el maestro en las operaciones de envío de instrucciones y escritura de datos. Durante la lectura, los roles se intercambian, siendo la MMU el maestro. Las entradas asincrónicas de la MMU disponen de un sincronizador a los efectos de evitar tanto carreras de transición en la MEF como problemas de metaestabilidad en los flip-flops. También se dispone de una entrada de inicialización (5((7), que en este caso es generada por el microcontrolador, y de una entrada para el reloj del sistema.,,0 48,1$'((7$'2 La unidad de control de la UMM es una MEF cuyo diagrama se muestra en las Figs. 3, 4, 5 y 7. Para la construcción del diagrama se utilizó el método de las cartas ASM planteado en Clare (1973) y modificado por Mange (1992). En esta máquina se pueden identificar 4 partes: a) Inicialización y decodificación de instrucciones. b) Carga de una dirección. c) Lectura de datos. d) Escritura de datos. )LJ Diagrama en bloques de la UMM. máquina se salga de su secuencia normal por algún problema de funcionamiento. Por lo tanto, todos los estados no usados tienen como próximo estado el estado inicial, que hace las veces de HVWDGRVHJXUR (Wakerly, 2000). En el estado inicial la máquina espera que se active tanto la señal de instrucciones (,1'$72) como la de inicio del protocolo de comunicación. Para ello el microprocesador primero debe colocar en el puerto paralelo la instrucción a ejecutar por la MMU, poner,1'$72 en uno y luego indicarle a la MMU que guarde la instrucción en el registro de instrucciones activando la señal 0,B3/'. Cuando la MEF detecta que se activó esta señal, carga el registro de instrucciones con el valor presente en las 3 líneas menos significativas del bus de datos, activando la señal &$5B5,. Bus de Datos Instrucción válida $,QLFLDOL]DFLyQ\GHFRGLILFDFLyQGHLQVWUXFFLRQHV La máquina se inicializa con la señal 5((7 generada ya sea por el microcontrolador o por una llave que se disponga al efecto. Esta señal es de tipo asincrónico y prevalece sobre las otras entradas de la máquina. El estado inicial también se fuerza en el caso de que la )LJ Protocolo de comunicación de 4 pasos A continuación, la MEF le informa al microcontrolador que la instrucción ha sido leída, subiendo la señal 3/'B0,. Cuando el microprocesador recibe esta señal, debe poner en cero la línea 0,B3/', a lo que la MEF responde bajando la línea 3/'B0,. La secuencia

3 RESET 1 4 LATCH2 CAR_RI LATCH1 LATCH3 RD2 RD1 RD CNT_M0 Cargar dirección Escritura de datos )LJ MEF Inicialización y decodificación de instrucciones. descrita conforma el protocolo de comunicación de 4 pasos mencionado anteriormente, que se muestra en la Fig. 2. A continuación la MEF decodifica la instrucción que tiene almacenada en el RI. Esto se hace mediante un árbol de casillas de decisión que deriva en 4 ramas diferentes: la primera no realiza operación alguna, la segunda es para la carga de una dirección, la tercera para la escritura de los datos y la cuarta para la lectura de los mismos. %&DUJDGHXQDGLUHFFLyQGHPHPRULD Lectura de datos Cuando la máquina se inicializa, el contador de direcciones de memoria de la UMM es puesto a cero. La UMM puede arrancar desde esa dirección o bien se Fig. 4 MEF Carga de una dirección de memoria puede cargar una dirección a través del puerto paralelo del microcontrolador. Debido a que las direcciones de memoria son de 21 bits y el puerto paralelo sólo de 8 bits, esta operación se debe hacer en tres etapas. Para la comunicación con el microcontrolador se usa un protocolo similar al de la Fig. 2, pero repetido 3 veces. Para ello la MEF espera que el microcontrolador ponga en cero la línea,1'$72, indicando que ya se terminó con la fase de carga de instrucción y que por el puerto paralelo aparecerán las direcciones parciales. En el primer ciclo del protocolo de comunicación se cargan los 8 bits menos significativos de la dirección en el Latch 1, luego los 8 bits siguientes en el Latch 2 y por último los 5 más significativos en el Latch 3. Una vez que se tiene una dirección completa en los registros temporarios, la MEF genera el código de modo correspondiente a la carga en paralelo del contador (01). De 4

4 2 La MEF espera que el microcontrolador ponga en cero la señal,1'$72 una vez que ha concluido la fase de enviar el código de instrucción. El microcontrolador debe colocar el dato a almacenar en la memoria en el puerto paralelo, y luego, afirmando la señal 0,B3/', le informa a la UMM que el dato está disponible. La MEF afirma entonces la señal :(B/ de la SRAM (que es activa en bajo) y de esta manera se escribe el dato en la memoria, como se muestra en el diagrama de tiempo de la Fig.. Bus de Datos Dato válido OE_L WE_L RD0 CNT_M1 4 )LJ MEF Escritura de datos en la memoria. esta manera se termina la ejecución de la carga de la dirección y se va a esperar una nueva instrucción. &(VFULWXUDGHGDWRVHQODPHPRULD Una vez que se tiene cargada una dirección de memoria en el contador, se puede enviar una instrucción para almacenar un dato. Cuando la MEF decodifica esta instrucción (con los dos bits más significativos del código), se generan las señales apropiadas para que el dato que coloca el microcontrolador en el puerto paralelo sea guardado en la dirección apuntada por el contador. )LJ Diagrama de tiempo para la escritura de un dato. Con el bit menos significativo del código de instrucción (5'), se diferencian dos modos distintos de operar con la escritura. Si 5' vale cero, al finalizar la escritura de un dato el contador se incrementa en uno y apunta a la dirección siguiente de memoria. Para ello se genera el código correspondiente (10) en las salidas de la MEF que van a las entradas de modo del contador. De esta manera, mientras,1'$72 siga valiendo cero, se pueden seguir guardando datos en lugares consecutivos de la memoria sin necesidad de enviar un código de instrucción en cada ciclo. En el caso en que 5' valga uno, una vez que el dato se almacena, el contador queda apuntando a la misma dirección. Esta instrucción es ligeramente más rápida (un estado menos), y se dispone para cuando se tienen que almacenar datos en distintos sitios de la memoria. Como desventaja, este modo requiere de un código de instrucción por cada dato a almacenar. '/HFWXUDGHGDWRVGHODPHPRULD Esta instrucción también requiere que previamente se cargue la dirección de memoria a leer. Al igual que en las instrucciones anteriores, la MEF espera que el microcontrolador ponga en cero la línea,1'$72. Durante este tiempo, la entrada de habilitación de la salida de la SRAM (2(B/) se afirma (es activa en bajo) para optimizar el tiempo requerido por las salidas de la memoria para salir del estado de alta impedancia. Como en este caso es la MEF quien debe informarle al microcontrolador que el dato a leer está disponible, el rol de maestro del protocolo de comunicación lo asume la primera. Una vez transcurrido el tiempo de acceso a

5 3 Bus de Datos Dato válido WE_L OE_L WE_L, RD0 CNT_M1 4 )LJ MEF Lectura de datos de la memoria la memoria y que el dato está presente en el bus, la MEF activa la señal 3/'B0,. El microcontrolador debe esperar por esta señal, y una vez que ha capturado el dato debe afirmar la señal 0,B3/', para informar esta situación. La MEF espera por esta señal y luego baja la línea 3/'B0, a lo que el microcontrolador debe responder bajando la línea 0,B3/'. Esto también conforma un protocolo de comunicación de 4 pasos, tal como se muestra en la Fig. 8. En este caso también se tienen dos modos de operar diferentes, en función del valor del bit menos significativo del código de la instrucción (5'). Cuando este bit vale cero, el contador se incrementa con cada dato leído. )LJ Diagrama de tiempo de la lectura de un dato. Esto permite leer datos consecutivos de la memoria sólo manteniendo la línea,1'$72 en cero. En el otro caso, se puede acceder a un solo dato y el microcontrolador debe levantar la línea,1'$72 al mismo tiempo (o antes) de bajar la línea 0,B3/' para evitar que se produzca un error en la comunicación.,,,2752&20321(17( En esta sección se describen el resto de los componentes que conforman la UMM, es decir los registros, el contador y los sincronizadores. $5HJLVWURV En la UMM se dispone de varios registros, todos ellos implementados como registros sincrónicos con señal de habilitación activa en alto. Cada registro tiene una entrada de puesta a cero (5((7) asincrónica. Estos registros fueron implementados en VHDL con un paquete genérico definido en el archivo ODWFKYKG, en el que se fija un ancho arbitrario de 8 bits. El ancho se puede modificar y ajustarlo a los requerimientos al hacer la instanciación del componente. Se tienen 3 registros para direcciones parciales de memoria, dos de 8 bits para la parte baja (ODWFK) y media (ODWFK) de la dirección de memoria y uno de 5 bits (ODWFK) para la parte alta de la misma. Además, se dispone del registro de instrucciones (UHJBLQVW) de 3 bits. Tabla 2 Modos de operación del contador %&RQWDGRU M1 M0 Función 0 0 Retener el valor actual 0 1 Cargar el dato D20:D0 1 0 Incrementar el contador en No usado Como se explicó anteriormente, para almacenar las direcciones de memoria se usa un contador binario de 21 bits. El contador se define con un proceso dentro de en un paquete que se encuentra en el archivo FQWDYKG

6 y dispone de 3 modos de funcionamiento. Los modos se seleccionan con las entradas 0 y 0. En la Tabla 2 se muestran los códigos de los distintos modos utilizados. Además se dispone de una entrada de puesta a cero (5((7) asincrónica. &LQFURQL]DGRUHV A los efectos de evitar posibles problemas de metaestabilidad en los flip-flops (Wakerly, 2000) o de carreras de transición (Clare, 1973) en la MEF, las entradas asincrónicas deben ser sincronizadas con el reloj del sistema. Para ello, mediante un proceso se define un sincronizador genérico en un paquete dentro del archivo VLQFYKG cuya estructura se muestra en la Fig. 9. Las únicas entradas de la MEF que requieren ser sincronizadas son,1'$72 y 0,B3/'. Reset Entrada asincrónica Reloj D Q Clk Q D Q Clk Q Fig. 9 Esquema de un sincronizador,9º17(, Salida sincronizada El proyecto se ha estructurado en base a varios paquetes que describen el comportamiento de cada una de las partes. Para la programación de los diversos componentes se siguieron los lineamientos dados en Bhasker (1995) y Skahill (199). En el archivo PDBHVWYKG se describe el funcionamiento de la máquina de estados, derivado directamente del diagrama de estados. El programa se estructura con 3 procesos, el primero para el estado presente, el segundo para la función de próximo estado y el último para la función de salida de la MEF. En el archivo PHPRULDYKG se definen las conexiones necesarias entre los componentes y se realizan las instancias de todos los componentes de la UMM. Por razones de espacio los listados en VHDL no se incluyen en el trabajo, pero pueden obtenerse en la página web del autor en la siguiente dirección URL: Se procedió a realizar la síntesis del proyecto usando el programa *DOD[\ que viene con el paquete de programas denominado :DUS provisto por Cypress Semiconductor Corp. Para validar el diseño se realizaron simulaciones de la máquina de estados y de la UMM usando la herramienta $FWLYH9+'/ LP de Aldec Inc. en la Fig. 1. El diseño sólo ocupa un 23% de los recursos del CPLD, por lo que, de ser necesario, se podría utilizar un chip de menor capacidad y más bajo costo. Para realizar las pruebas del circuito se usó un microcontrolador 8705 de Motorola, en el que se ejecutaron programas desarrollados en lenguaje assembler. Dichos programas se probaron en un sistema de desarrollo para microcontroladores Motorola modelo HDS200, el cual permite la emulación en tiempo real de los mismos. Se desarrollaron dos programas, uno con pruebas sencillas de lectura y escritura y otro más complejo en el que se escribe toda la memoria SRAM con un patrón de datos, los que luego, al ser leídos, se verifica si son correctos. Los resultados obtenidos en las pruebas han sido totalmente satisfactorios. 9,&21&/8,21( En este trabajo se ha desarrollado una Unidad de Manejo de Memoria en lenguaje VHDL. Dada la flexibilidad que proporciona dicho lenguaje, este diseño puede ser muy fácilmente adaptado a cualquier aplicación similar con un microcontrolador de bajo costo que disponga de un puerto paralelo bidireccional. La UMM puede ser utilizada para implementar un sistema de adquisición y procesamiento de datos autónomo, ya que al utilizar tecnología CMOS es de muy bajo consumo y todo el diseño requiere de un solo chip. Otro aspecto a destacar, es que con el uso de herramientas de diseño avanzadas y dispositivos de última generación, se facilita en gran medida el desarrollo de circuitos de bastante complejidad como el descrito. El diseñador sólo se tiene que concentrar en los aspectos funcionales del diseño, siendo totalmente transparente para él la parte tediosa de la síntesis, como es la minimización de funciones lógicas complejas o la asignación de estados. 5()(5(1&,$ Clare, C.R., 'HVLJQLQJ/RJLF\VWHPV8VLQJWDWH0D FKLQHV, McGraw-Hill Book Company, USA (1973). Bhasker, J., $9+'/3ULPHU, Prentice Hall, New Jersey, (1995). Katz, R.H., &RQWHPSRUDU\ /RJLF 'HVLJQ, The Benjamin/Cummings Publishing Co. Inc, California (1994). Mange, D., 0LFURSURJUDPPHG \VWHPV, Chapman & Hall, London (1992). Skahill, K., 9+'/ IRU 3URJUDPPDEOH/RJLF, Addison- Wesley, California (199). Wakerly, J.F., 'LJLWDO'HVLJQ3ULQFLSOHVDQG3UDFWLFHV, 3 rd Edition, Prentice Hall, New Jersey (2000). 95($/,=$&,¾1<358(%$ Una vez terminada la síntesis, se programó un CPLD de la familia CY3725 montado en un kit de desarrollo provisto por Cypress y se construyó el circuito mostrado