Diseño de Circuitos Integrados Analógicos II. Diseño de Circuitos Integrados Analógicos II

Transcripción

1 Diseño de Circuitos Integrados Analógicos II Tema 8: Comparadores y multiplicadores Multiplicadores 1 Diseño de Circuitos Integrados Analógicos II Tema 8: Comparadores y multiplicadores Multiplicadores

2 Comparadores Un comparador es un circuito que proporciona un voltaje de salida alto o bajo dependiendo de si la entrada es mayor o menor que un determinado nivel. paradore s 8.1 Com < in ref > in ref out out Comparadores Comparador en tiempo continuo: - Señal de salida disponible en todo momento s paradore 8.1 Com Comparador de muestreo: - Fase de muestreo y fase de procesamiento - Efecto regenerativo del latch 4

3 Especificaciones de los comparadores s paradore 8.1 Com Ganancia en voltaje (A ): Ganancia diferencial del comparador. Offset de entrada ( OS ): oltaje que se ha de aplicar en la entrada para obtener el punto de transición de un nivel a otro en la salida. Sensibilidad: mínima señal de entrada que produce una señal de salida consistente. Tiempo de respuesta: Intervalo de tiempo entre el instante en que se produce un cambio en la entrada y el instante en que la salida alcanza el nivel lógico correspondiente. Depende de la amplitud de la señal de entrada (escalón). 5 Especificaciones de los comparadores s paradore 8.1 Com Tiempo de recuperación: Cuando la señal de entrada es muy grande, la etapa de ganancia se satura a uno de los voltajes de alimentación (positivo o negativo). Si la entrada se vuelve entonces pequeña y de signo opuesto, la etapa de ganancia necesita cierto tiempo para reaccionar y generar el voltaje de salida necesario para producir el nivel lógico adecuado a la salida. Rechazo a la fuente de alimentación Consumo de potencia (estático y dinámico) Histéresis 6

4 Especificaciones: Tiempo de respuesta out g m R in t /τ ( 1 e ) 8.1 Comparadore s 7 Especificaciones: Tiempo de respuesta out g m R in t /τ ( 1 e ) s paradore 8.1 Com Comparador de una sola etapa: t <<τ R C Comparador de n etapas: t <<τ R C out out in in g C m g C m t n n t n! 8

5 Especificaciones: Sensibilidad Sensibilidad d requerida: 1m Offset del amplificador CMOS: 5-10m paradores 8.1 Com TÉCNICAS DE CANCEACIÓN DE OFFSET 9 Especificaciones: Sensibilidad Sensibilidad d requerida: 1m Offset del amplificador CMOS: 5-10m 10

6 Técnica auto-zero S 1 S 1 ; S 3 0 muestreo del offset s paradore 8.1 Com seguidor de voltaje compensación S1 S 0; S3 1 comparación 11 Técnica auto-zero paradores capacitor de compensación 8.1 Com Offset residual: OS ( A 1) C A OS, res A OS 1

7 Técnica auto-zero en amplificadores multi-etapa OS + A OS, OS,3 OS, v,1 Av,1Av, Comparadore s 13 Técnica auto-zero en amplificadores multi-etapa OS, res A OS, v,1 A v, 14

8 Técnica auto-zero en amplificadores multi-etapa OS, res A OS, v,1 A v, 15 Técnica auto-zero en amplificadores completamente diferenciales Se reduce hasta en un factor 0 el offset residual debido a la inyección de carga 16

9 Comparador con histéresis Histéresis controlada por el factor β: W β W / / W / W 11 / atches 18

10 atches 19 atches 0

11 Etapa de ganancia + latch 1 Bibliografía adicional Introduction to CMOS Op-Amps and Comparators, R. Gregorian, Wiley-Interscience, 1999.

12 Diseño de Circuitos Integrados Analógicos II Tema 8: Comparadores y multiplicadores Multiplicadores 3 Multiplicadores plicadore es 8. Multi Multliplicador li deunsolo cuadrante: las señales deentrada son unipolares. Multiplicador de cuadrantes: Una de las señales de entrada puede ser bipolar. Multiplicador de 4 cuadrantes: as dos entradas pueden ser bipolares. 4

13 Multiplicadores i o G v m1 1 plicadore es 8. Multi G m1 I ( GS bias1 TH ) 5 Multiplicadores plicadore es 8. Multi i i o o I ( G i bias1 m1 + Gmv v1 ) GS TH Gm v1 + ( GS o Gm 1v1 + k1v1v TH v1v ) 6

14 Multiplicadores es plicadore i o k 1v1v 8. Multi 7 Multiplicadores es plicadore i o k v v Multi 8

15 Multiplicadores CEDA DE GIBERT 8. Multiplicadore es 9 ARQUITECTURA MUTIPICADOR DE 4 CUADRANTES 8. Multiplicadore es I o Io, 1 Io, 4μnC ox W xy 30

16 ARQUITECTURA MUTIPICADOR DE 4 CUADRANTES CEDA DE GIBERT 8. Multiplicadore es 31 Multiplicador con transistores MOS en triodo ) out ( I1 I Z f plicadore es 8. Multi I I W y μn Cox ( X + x TH ) y W y μn Cox ( X x TH ) y 1 out μ n C ox W xy 3

17 ARQUITECTURA MUTIPICADOR DE 4 CUADRANTES triodo 8. Multiplicadore es 4 out μ n C ox W xy 33 Bibliografía adicional CMOS Transconductance Multipliers: A Tutorial, G. Han, E. Sánchez-Sinencio, IEEE Transactions on Circuits and Systems II, vol. 45, no. 1,