TEMA 12: MEJORA DE LAS PRESTACIONES DE LA MEMORIA

Transcripción

1 TEMA 12: MEJORA DE LAS PRESTACIONES DE LA MEMORIA PRINCIPAL. 1. Introducción. 2. Aumentar el ancho de la memoria. 3. Memoria entrelazada. 4. Bancos de memoria independientes. 5. Tecnología de las memorias. Bibliografía: J.L. Hennessy & D. A. Patterson. Computer Architecture: A Quantitative Approach 2 a y 3 a ed., Morgan Kauffman Publishers, 1996 y Departamento de Informática de Sistemas y Computadores (DISCA) Facultad de Informática de Valencia 12-1

2 1 INTRODUCCIÓN 1. Introducción La memoria principal satisface la demanda de: cache sistema de E/S Medidas de prestaciones: Si se accede un solo dato tiempo de acceso Si se acceden múltiples datos: Latencia: Tiempo en obtener el primer acceso. Ancho de banda: Velocidad entre accesos. Es más fácil aumentar el ancho de banda que reducir la latencia. Desde el punto de vista de las cache, el objetivo es reducir la penalización por fallo (P F ). Memoria con: Ejemplo: 4 ciclos para enviar direccion. 56 ciclos tiempo de acceso por palabra. 4 ciclos para entregar una palabra. Para un tamaño de bloque B = 4 palabras, y 8 bytes por palabra: P F = 4 ( ) = 256 ciclos El ancho de banda de la memoria es de AB = 32 = 0,125 bytes/ciclo 256 Opciones: Mejora de las prestaciones de la memoria principal Aumentar el ancho de la memoria. Utilizar una memoria entrelazada. Utilizar bancos de memoria independientes. 12-2

3 2 AUMENTAR EL ANCHO DE LA MEMORIA. 2. Aumentar el ancho de la memoria. Las caches se organizan con un ancho igual a 1 palabra porque la CPU las accede a nivel de palabra. Idea: utilizar una ancho de cache mayor en el mismo tiempo se accede a más información. Ejemplo Duplicando el ancho de la cache, la penalización en caso de fallo es de: P F = 2 ( ) = 128 ciclos AB = = 0,25 bytes/ciclo Inconvenientes El ancho del bus del procesador sigue siendo el mismo: una palabra. hay que poner un multiplexor para seleccionar la palabra deseada, que aumenta el tiempo de acceso a la cache (el tiempo en caso de acierto T A). Solución. En un sistema de múltiples niveles de caches, la cache L2 puede ser del mismo ancho de la memoria, y la L1 del mismo ancho que el procesador. El multiplexor está entre L2 y L1 P F L1. El incremento minimo de memoria se multiplica por el factor de replicación. 12-3

4 3 MEMORIA ENTRELAZADA 3. Memoria entrelazada Habitualmente la mamoria principal se compone de varios chips o módulos. Los módulos suelen combinarse para obtener una memoria más grande: Decodificador parte alta de las direcciones. Rango consecutivo de direcciones en cada módulo sólo funciona el módulo que contiene la palabra accedida. Entrelazado de parte baja de las direcciones Los módulos pueden combinarse para obtener una memoria más grande así como aumentar el ancho de banda, haciendo funcionar todos los módulos: Hay una parte comun de la direccion que se envia a todos los modulos. Todos los módulos acceden simultáneamente al dato ubicado en esa dirección. Se lee el dato disponible en cada módulo se obtiene un bloque de datos, uno de cada módulo. Funcionan todos los módulos más consumo. La cache accede a bloques de palabras consecutivas palabras consecutivas deben estar en módulos consecutivos (entrelazado de parte baja). Con 4 módulos entrelazados: P F = (4 4) = 76 ciclos AB = 32 = 0,4 bytes/ciclo 76 Ejemplo 12-4

5 3 MEMORIA ENTRELAZADA Esquema Módulo 0 R Módulo 1 R MUX DATOS n m Módulo M 1 R m DIRECCIONES R/W Direcciones de n bits. M = 2 m módulos de 2 n m palabras. Distribución de direcciones: MSB Dirección en módulo LSB MODULO Dada la dirección D: N o de módulo = D mod M 12-5

6 3 MEMORIA ENTRELAZADA Lectura: Operaciones: Aplicar parte alta de las direcciones. Activar señal de lectura. Esperar Tacc. Los datos estarán en los registros R. Variando la parte baja de las direcciones se recogen las M palabras. Alternativamente, el bus de datos de la CPU puede ser M veces mayor que el de las memorias. Puede iniciarse una nueva operación modificando la parte alta de las direcciones. Escritura: Aplicar parte alta de las direcciones. Cargar los datos en los registros R, variando la parte baja de las direcciones. Activar señal de escritura. Cronograma de lectura: DIRECCIONES MSB Módulo M-1... Módulo 1 Módulo 0 Dirección 0 Dirección 1 Dirección 2 Lectura 0 Lectura 1 Lectura 2... Lectura 0 Lectura 1 Lectura 2 Lectura 0 Lectura 1 Lectura 2 DATOS t acc M M 1 Lectura 0 Lectura M 1 Lectura 1 t 12-6

7 3 MEMORIA ENTRELAZADA Inconvenientes Conforme la densidad aumenta, se necesitan menos módulos para el mismo tamaño total. Dificultad de expansion de memoria. Acceso a posiciones no consecutivas. Entre una dirección y la siguiente hay una cierta diferencia d (acceso regular no secuencial). d < M. En el bloque de direcciones hay dos o más que solicitan el mismo módulo y la parte alta de algunas direcciones difiere. De las M palabras accedidas, sólo son útiles M d. Ejemplo con M = 4 y d = 2: M0 M1 M2 M d > M. La parte alta de las direcciones difiere en cada acceso. De las M palabras accedidas, sólo una es útil. 12-7

8 4 BANCOS INDEPENDIENTES. 4. Bancos independientes. Entrelazado de parte baja: palabras consecutivas en módulos consecutivos. Cada módulo posee registros de datos y de direcciones No es necesario que todos los módulos accedan a la misma posición. Un controlador conoce los módulos que están ocupados, previniendo conflictos de acceso. Esquema DATOS... Ocupado... Módulo... Módulo R/W M 1 R/W 1 R/W Módulo 0 R/W... DIREC DEC Direcciones de n bits. M = 2 m módulos de 2 n m palabras. Distribución de direcciones: MSB Dirección en módulo LSB MODULO Dada la dirección D: N o de módulo = D mod M 12-8

9 4 BANCOS INDEPENDIENTES. Cronograma de lectura: DIRECCIONES M M M 1 Módulo M-1... Módulo 1 Módulo 0 Lectura 0 Lectura 1 Lectura 2... Lectura 0 Lectura 1 Lectura 2 Lectura 0 Lectura 1 Lectura 2 DATOS t acc M M 1 Lectura 0 Lectura M 1 Lectura 2 t Condiciones para aumentar el ancho de banda Dado un bloque de M palabras, éstas deben estar alojadas en módulos distintos (pero no es preciso que tengan la misma parte alta). Esta condición se cumple si: Los accesos son a posiciones consecutivas. En el caso de acceso regular no secuencial con distancia d, d y M son primos entre sí. M0 M1 M2 M Ejemplo con M = 4 y d = 5: Demostración: Considerar un par de accesos consecutivos a las direcciones D y D + d, obteniendo la expresión de los módulos involucrados. Seguidamente, deducir qué relación deben cumplir d y M para que sean distintos. Generalizar a un bloque de M accesos. 12-9

10 5 TECNOLOGÍA DE LAS MEMORIAS 5. Tecnología de las memorias Latencia de la memoria:? Tiempo de acceso: Tiempo entre la petición de lectura y la obtención del dato. Tiempo de ciclo: Mínimo tiempo entre dos peticiones consecutivas. Memorias RAM dinámicas: DRAMs Compuestas por una matriz de celdas de almacenamiento. Cada celda tiene solo un transistor pero requiere que se refresque la información: durante el refresco la información no está disponible. introduce variabilidad en el tiempo de acceso. menos 5 % del tiempo. Para ahorrar pines, se multiplexan las líneas que acceden filas y columnas. Primero se pone la fila, activando una señal de validación (RAS) y después la columna y su señal de validación (CAS)

11 5 TECNOLOGÍA DE LAS MEMORIAS Temporización: Las DRAMs se ubican en pequeñas placas (DIMM, Dual Inline Memory Module) que contienen de 4 a 16 DRAMs. Normalmente ofrecen un bus de datos de 8 bytes

12 5 TECNOLOGÍA DE LAS MEMORIAS Aumento del ancho de banda de las DRAMs Fast page mode. Una vez se ha cargado la fila, leemos varios bits de la columna: Para indicar las prestaciones, se usa la notación x y y y Latencia primer acceso: x ciclos Latencuia siguientes accesos: y ciclos 12-12

13 5 TECNOLOGÍA DE LAS MEMORIAS SDRAMs: Synchronous DRAMs. El disponer de múltiples chips en los DIMMs permite acceder simultáneamente a varios de ellos. También se sustituye el interfaz asíncrono (cada transferencia incluye cierta sobrecarga de sincronización) por uno síncrono. Se añade una señal de reloj que indica los instantes en que se transfieren los datos. El controlador permite cierta programación: cantidad de bytes a transferir, secuencia de acceso, etc Para indicar las prestaciones, se usa la notación x y z y se etiquetan de la forma PCfff Tiempo para obtener el primer dato tras activar la señal CAS: x Retardo entre la activación de RAS a CAS: y Tiempo entre RAS consecutivos: z Frecuencia del bus máxima: fff. Ejemplo: PC133, bus de 133 MHz

14 5 TECNOLOGÍA DE LAS MEMORIAS DDR: Double Data Rate Idea sencilla: envíar datos en los flancos de subida y de bajada de la señal de reloj. El bus funciona a la misma velocidad, pero se duplica el ancho de banda: Para indicar las prestaciones, se etiquetan de la forma PCxxxx, donde xxxx representa el ancho de banda. Ejemplo: PC2400 son 2400 MB/s (150 Mhz x 8 bytes x 2 (DDR))