Electrónica Básica. Lógica Programable. Electrónica Digital. José Ramón Sendra Sendra Dpto. de Ingeniería Electrónica y Automática ULPGC

Transcripción

1 Electrónica ásica Lógica Programable Electrónica Digital José Ramón Sendra Sendra Dpto. de Ingeniería Electrónica y utomática ULPG

2 Matrices lógicas Programables (PLs) loques funcionales prefabricados de muchas puertas ND/OR (o NOR, o NND) "personalizados" al crear o destruir conexiones entre las puertas Diagrama de bloques de una matriz programable para generación de una suma de productos Entradas Matriz de puertas nd Lista de Minterms Matriz de puertas Or Salidas

3 Matrices lógicas Programables (PLs) Ejemplo: PL 3x4 con 5 términos producto Todas las conexiones están intactas antes de la programación

4 Matrices lógicas Programables (PLs) Implantación de cuatro funciones lógicas en nuestra PL ejemplo Datos: Ecuaciones lógicas F = + ' ' F = ' + F2 = ' ' + F3 = ' + Productos Matriz de conexiones Entradas F Salidas F F 2 F 3 onexiones a eliminar Variables en los productos: = término activo = término negado - = No participa Términos en las sumas: = producto conectado = producto no conectado

5 Matrices lógicas Programables (PLs) Implantación de cuatro funciones lógicas en nuestra PL ejemplo Las conexiones no deseadas se eliminan

6 Matrices lógicas Programables (PLs) Representación alternativa que simplifica las estructuras con fan-in alto Notación abreviada de modo que no tenemos que dibujar todas las líneas demás esta notación se parece más a la implantación real del dispositivo. Notación para implantar F = + ' ' F = D' + ' D

7 Matrices lógicas Programables (PLs) Ejemplo de diseño Múltiples funciones de,, F = F2 = + + F3 = F4 = + + F5 = xor xor F6 = xnor xnor F F2 F3 F4 F5 F6

8 Inciso: lógica de diodos. orriente positiva Símbolo de un diodo nodo átodo Función de transferencia de un diodo I Tensión umbral (.6V) V =(V - V ) D nodo átodo

9 Inciso: lógica de diodos. V V I R pull-up I> R pull-up V ( ) I F V V ( ) I F.6V ( ) V ( ) V I I (Gnd ) ( ) V I> I D ( ) V I D ( ) V I Puerta nd de diodos

10 Inciso: lógica de diodos. Puerta Or: Igual que la nd pero con resistencia de pull-down Inconvenientes: Degradación gradual de la señal cuando incrementamos los niveles de la lógica. V 5V.6V 5V 5V.2V 5V.8V 2.4V

11 Dispositivos Lógicos Programables (PLDs) Tecnología bipolar V I I2 I I 3 4 V Fusible Fusible NND-NND O O 2

12 Inciso: inversor bipolar. V R2 IN OUT IN R OUT Gnd V =V -β R2 (V -.6)/R OUT IN Si V >.2V OUT β es el factor de ganancia de corriente del transistor bipolar

13 Dispositivos Lógicos Programables (PLDs) Tecnología MOS V I I2 I I 3 4 V Fusible Fusible /I' /I /I2' /I2 /I3' /I3 /I4' /I4 ND-OR O O 2

14 Dispositivos Lógicos Programables (PLDs) Tecnología MOS Las PLDs vistas hasta ahora sólo pueden grabarse una vez Veamos ahora tipos de PLDs regrabables, conocidas como EPLDs (erasable programmable logic device) Puerta no flotante Puerta flotante GRDO: Los Los dieléctricos entre entre la la puerta flotante y el el semiconductor se se cargan negativamente cuando aplicamos una una tensión positiva alta, alta, de de forma que que el el dieléctrico entre entre la la puerta flotante y el el semiconductor queda permanentemente cargado inutilizando el el transistor ORRDO: Para Para eliminar esta esta carga se se puede permitir la la descarga mediante luz luz ultravioleta o mediante una una tensión negativa (depende del del tipo tipo de de aislante ))

15 Dispositivos Lógicos Programables (PLDs) Tipos de dispositivos comerciales PL son una modificación de las PLs consisten en eliminar el plano OR de forma que quedamos limitados y no podemos usar un minterm en varias salidas. Una mejoría sobre las PLs es que tiene entradas bidireccionales, con lo que podemos usar según nos convenga algunos pines como entrada o como salida y también podemos diseñar lógica con más de dos niveles. GL admiten las variaciones de las PL pero a su vez disponen de una puerta OR a la salida, con lo que podemos escoger entre la salida o la salida negada, esto permitirá una gran versatilidad.

16 PLs y PLs uál es la diferencia entre Programmable rray Logic (PL) y Programmable Logic rray (PL)? PL construida por Monolithic Memories, la topología del plano OR está limitada ada columna del plano OR tiene acceso sólo a un subconjunto de los minterms PL topologías generalizadas en los planos ND y OR

17 PLs y PLs Ejemplo de diseño: conversor de código D a código Gray Tabla de verdad D W Y Z D D mapa-k para W Mapas de Karnaugh D D mapa-k para D D Funciones minimizadas: W = + D + = ' Y = + Z = '''D + D + D' + ' D' mapa-k para Y D mapa-k para Z D

18 PLs y PLs PL programada: D Hay 4 minterms por puerta OR

19 PLs y PLs Implantación del código en puertas de circuitos SSI D 2 2 \ \ 3 2 W D D \ D \ \ D \ \ \ D Z \ 2 Y : 744 inversores 2,5: 74 NND dos entradas 3: 74 NND tres entradas 4: 742 NND cuatro entradas 5 circuitos SSI vs. circuito PL/PL

20 PLs y PLs Otro ejemplo: omparador de magnitud PL D D D D D D D D Mapa K para EQ Mapa K para NE D D D D D D D D D Mapa K para L T Mapa K para GT EQ NE LT GT

21 I PL6L8 O I2 IO2 I3 IO3 I4 IO4 I5 IO5 I6 IO6 I7 IO7 I8 O8 I9 I

22 PL6L8 Polaridad de las señales No importa la polaridad de las señales de entrada ya que tenemos un buffer inversor y no inversor y por tanto ambas señales están presentes, la única diferencia será que línea lleve la señal y que línea lleve su negada En cuanto a las salidas es diferente, veamos que hay un inversor a la salida de cada puerta OR, y entonces la función realizada es la ND-OR-Invert. Normalmente uno no calcula cual va a ser el mapa de contactos eliminados a mano, esto se deja a un ordenador y por tanto hay que fijarse en las funciones de salida.

23 PL6L8 Polaridad de las señales Ejemplo de salida. /salir= /( ) orrecto ntes del inversor de salida queda un sólo sumando salir = ( ) salir = Incorrecto ntes del inversor de salida quedan ocho sumandos /salir=/+ /2 + /3 + /4 + /5 + /6 + /7 + /8

24 PL6L8 Ejemplo: Diseñar un multiplexor de ocho entradas de un bit. Tabla de verdad Entradas Salidas de control EN Y x x x D D D2 D3 D4 D5 D6 D7 tención : la función lógica implantada es ND-OR-Invert y por tanto la salida será activa a nivel bajo Y = EN D + EN D + EN D2 + EN D3 + EN D4 + EN D5 + EN D6 + EN D7)

25 PL6L8 Ejemplo: Diseñar un multiplexor de ocho entradas de un bit. uidado: tenemos una OR de ocho entradas y por lo tanto deberemos utilizar lógica de cuatro niveles /Y=/(EN D + EN D + EN D2 + EN D3) Y = /(/Y /Y2)=Y+Y2 /Y2=/(EN D4 + EN D5 + EN D6 + EN D7)

26 GL6V8 I O I2 IO2 I3 IO3 I4 IO4 I5 IO5 I6 IO6 I7 IO7 I8 O8 I9 I