Estructura de Computadores. Módulo D. El subsistema de E/S. Tema 5. Organización de la E/S. Gestión de interrupciones

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1 Estructura de Computadores Módulo D. El subsistema de E/S Tema 5. Organización de la E/S. Gestión de interrupciones 1. Organización del subsistema de E/S 2. Mecanismos básicos de E/S 3. Gestión de interrupciones 4. Ejemplos

2 ecesidad de la E/S 1. organización del subsistema de E/S La E/S permite al computador interactuar con el mundo exterior Dispositivos típicos de E/S (PERIFÉRICOS) Dispositivos de E/S básica teclado, ratón, pantalla CPU MEMORIA Dispositivos de almacenamiento discos, disquetes, CD-ROM, cintas, discos magneto-ópticos,... Dispositivos de impresión y escáner E/S impresoras, plotters, scanners,... Dispositivos de comunicación redes, módems,... Dispositivos multimedia audio, video,... Dispositivos de automatización y control sensores, alarmas, sistemas de adquisición de datos,...

3 1. organización del subsistema de E/S unciones básicas del subsistema de E/S Direccionamiento Necesario seleccionar el dispositivo de E/S con el que se realiza la transferencia Transferencia de datos entre el computador y el periférico Tipos de transferencia Lectura: computador periférico Escritura: computador fi periférico Puede requerir ciertas conversiones de formato de los datos Conversión de niveles eléctricos TTL: 1 fi V > 2,0 Volt; 0 fi V < 0,8 Volt RS-232-C: 1 fi V < -3.0 Volt; 0 fi V > +3.0 Volt Conversión del tipo de codificación Caracteres (ASCII, EBCDIC) Enteros (magnitud y signo, C 1, C 2,...) Reales (punto fijo punto flotante, simple precisión, doble precisión,...) Conversión serie-paralelo / paralelo-serie Conversión digital-analógico / analógico-digital Sincronización y control de la transferencia Necesario un mecanismo de sincronización de la transferencia El computador debe conocer Si el periférico está preparado para enviar o recibir datos Si el periférico ha terminado de realizar una transferencia y puede iniciar una nueva No confundir con la sincronización elemental a nivel de transferencias de palabras a través del bus

4 1. organización del subsistema de E/S onexión de dispositivos de E/S al computador Los dispositivos periféricos se conectan al computador a través de un INTERFAZ de E/S Interfaz = Controlador = Adaptador = Tarjeta de E/S CPU CPU BUS Sistema o de E/S INTERFAZ Conexión con periféricos PERIFÉRICO Ejemplo Ordenes CPU fi Interfaz Leer N bytes a partir de Superficie S Cilindro C Sector T Ordenes Interfaz fi periférico Posicionar cabezales en cilindro C Posicionar cabezales en sector T Seleccionar cabezal de superficie S Leer N bytes Retirar cabezales Funciones del interfaz de E/S Interpretar las órdenes que recibe de la CPU y transmitirlas al periférico Controlar la transferencia de datos entre la CPU y el periférico Conversión de formatos Adaptar la diferencia de velocidades entre CPU y periférico (mediante buffers de almacenamiento) Informar a la CPU del estado del periférico

5 structura del interfaz de E/S 1. organización del subsistema de E/S La comunicación entre la CPU y el periférico se realiza a través de los registros del interfaz Registro de datos de salida Cuando la CPU quiere enviar datos al periférico los escribe sobre el registro(s) de datos de salida Registro de datos de entrada Cuando la CPU quiere recibir datos del periférico los lee desde el registro(s) de datos de entrada Registro de estado Cuando la CPU quiere conocer el estado del periférico, lo hace leyendo el registro de estado: Dispositivo preparado/no preparado Reg. datos lleno/vacío Transferencia finalizada/no finalizada, etc. Registro de control CPU Bus INTERFAZ PERIFÉRIC DIREC. DATOS CONTROL Sistema o E/S Comunicación CPU-Interfaz Reg. Control Reg. Estado Reg. Datos Salida Reg. Datos Entrada CONTROL ESTADO DATOS Comunicación Interfaz-periférico Cuando la CPU quiere transmitir una orden al periférico lo hace escribiendo en el registro de control Leer/escribir N bytes en cilindro C, pista P, sector S (para discos) Rebobinar / avanzar / leer N bytes (para cintas) Imprimir carácter / saltar de línea / saltar de página (para impresoras), etc.

6 1. organización del subsistema de E/S jemplo de conexión de un interfaz de E/S al bus DESCODIFICADOR A7... A1 A0 RD* WR* US TOS SEL* INTERFAZ DE LA IMPRESORA LD* ST* LD* DATOS ESTADO CONTROL Dirección Registro Estado/Control: ($BC) Dirección Registro Datos: ($BD) Enviar un carácter almacenado en el registro R1 a la impresora MOVE R1, $BD OUT R1, $BD Enviar una orden almacenada en el registro R2 a la impresora MOVE R2, $BC OUT R2,$BC Leer estado de la impresora y almacenarlo en el registro R3 MOVE $BC, R3 IN $BC, R3 Nota: los registros del interfaz de E/S también se llaman puertos de E/S

7 1. organización del subsistema de E/S lternativas de diseño del subsistema de E/S E/S aislada E/S localizada en memoria /S aislada La E/S y la memoria utilizan un espacio de direcciones distinto El conjunto de direcciones que utiliza la memoria y el que utiliza la E/S son independientes Existen instrucciones específicas de E/S IN dir_e/s, Ri (CPU Periférico) OUT Ri, dir_e/s (Periférico CPU) El bus dispone de líneas de control específicas (MEM/IO*) para indicar si se trata de una operación con memoria o una operación de E/S Si MEM/IO* = 1 Operación con memoria (MOVE, LOAD, STORE) de memoria Si MEM/IO* = 0 Operación de E/S (IN, OUT) La dirección del bus corresponde a una posición La dirección del bus corresponde a un puerto de E/S Un puerto de E/S puede tener asignada la misma dirección que una posición de memoria válida Es imposible que exista ambigüedad gracias a la existencia de la línea MEM/IO* Ejemplos i8086 y demás computadores de la familia intel x86

8 /S localizada en memoria 1. organización del subsistema de E/S La E/S y la memoria comparten el mismo espacio de direcciones No se requieren instrucciones específicas de E/S Las mismas instrucciones que se utilizan para movimiento de datos con memoria (MOVE) pueden utilizarse para realizar operaciones de E/S MOVEdir_E/S, Ri MOVERi, dir_e/s (CPU Periférico) (Periférico CPU) En el bus no existe una línea especial para distinguir operaciones con memoria de operaciones de E/S Un puerto de E/S no puede tener asignada la misma dirección que una posición de memoria válida Normalmente se asigna a los dispositivos de E/S una porción contigua del espacio de direcciones que no se utiliza para la memoria Ventajas de la E/S localizada en memoria Es más flexible que la E/S aislada ya que permite realizar distintos tipos de operaciones sobre los puertos de E/S (aritméticas, lógicas, manipulación de bits, etc.) y no sólo de movimiento de datos Ejemplo MC líneas de dirección espacio de direcciones de 16 Mbytes Podemos dividir el espacio de direcciones en dos partes, por ejemplo: Direcciones asignadas a memoria: de $ a $BFFFFF (primeros 12 Mbytes ) Direcciones asignadas a E/S: de $C00000 a $FFFFFF (últimos 4 Mbytes )

9 2. mecanismos básicos de E/S incronización de la E/S Cuando la CPU quiere enviar/recibir datos a/desde un periférico tiene asegurarse de que el disp. está preparado para realizar la transferencia: sincronización entre la CPU y el dispositivo de E/S Existen dos mecanismos básicos de sincronización de la E/S E/S programada con espera de respuesta E/S por interrupciones /S programada con espera de respuesta Cada vez que la CPU quiere realizar una transferencia entra en un bucle en el que consulta una y otra vez el estado del periférico hasta que éste está preparado para realizar la transferencia Problemas La CPU no hace trabajo útil durante el bucle de espera Con dispositivos lentos el bucle podría repetirse miles/millones de veces La dinámica del programa se detiene durante la operación de E/S Ejemplo: en un vídeo-juego no se puede detener la dinámica del juego a espera que el usuario puse una tecla o mueva el jostick Dificultades para atender a varios periféricos Mientras se espera a que un periférico esté listo para transmitir, no se puede atender a otro NO SÍ Leer registro de estado Examinar bits de estado Periférico preparado? SÍ Transferir datos hacia/desde periférico Realizar otra transferencia? NO FIN

10 2. mecanismos básicos de E/S /S por interrupciones No existe bucle de espera Cuando un periférico está listo para transmitir se lo indica a la CPU activando una línea especial del bus de control denominada LÍNEA DE PETICIÓN INTERRUPCIÓN La CPU decide qué periféricos tienen capacidad para interrumpir RUTINA DE TRATAMIENTO DE INTERRUPCIONES (RTI) Cuando la CPU recibe una señal de petición de interrupción salta a ejecutar una RTI La RTI se encarga de atender al periférico que interrumpió y realizar la operación de E/S MEM Periférico listo para la transmisión Activa petición interrupción (INTR) BUS Programa Programa UCP INTR E/S Rutina de Tratamiento de Interrupción (La CPU realiza la operación de E/S)

11 2. mecanismos básicos de E/S /S por interrupciones (cont.) Analogías entre una subrutina y una RTI Se rompe la secuencia normal de ejecución Cuando terminan de ejecutarse se debe retornar al punto de ruptura INTR Debemos guardar el PC en la pila en ambos casos Diferencias entre una subrutina y una RTI En una subrutina el programador sabe en qué punto exacto se rompe la secuencia Una RTI puede ejecutarse en cualquier momento, sin control del programador PROGRAMA Instrucción 1 Instrucción 2 Instrucción 3 Instrucción 4 Instrucción 5 Instrucción 6 Instrucción 7 Instrucción 8 Instrucción 9... Instrucción 1 Instrucción 2 Instrucción 3 Instrucción 4 Instrucción 5... RTE RTI Instrucción de Retorno de Interrupción Necesario guardar el registro de estado en la pila y restaurarlo al retornar de la RTI Normalmente se realiza automáticamente Necesario guardar los registros que utiliza la RTI en la pila y restaurarlos al retornar de la RTI Normalmente hay que realizarlo de forma manual

12 3. gestión de interrupciones ecuencia de eventos en el tratamiento de una interrupción 1 Periférico activa petición interrupción (INTR) 2 CPU termina de ejecutar la instrucción en curso y comprueba si hay interrupciones pendientes Programa Programa 3 CPU salva automát. contexto en pila (PC y reg. de estado), descapacita las interrupciones y salta a la RTI 4 CPU ejecuta la RTI, durante la cual: Informa al periférico que se ha reconocido su interrupción (por software o por hardware) El periférico desactiva INTR Salva en pila todos los registros de datos y/o direcciones utilizados por la RTI (manual) Realiza la operación de E/S con el periférico Restaura los registros de datos/direcciones Ejecuta la instrucción de retorno de interrupción (RTE) RTI 6 CPU continúa con la ejecución del programa 5 CPU capacita las interrupciones, restaura contexto (PC y reg. estado) y retorna al programa Cuestiones planteadas Cuándo comprueba la CPU si hay interrupciones pendientes? Por qué es necesario descapacitar las interrupciones? Cómo se informa al periférico que se ha reconocido su interrupción? Identificación de la fuente de interrupción Qué ocurre si se produce una segunda interrupción durante la ejecución de la RTI? Interrupciones multinivel y anidamiento de interrupciones

13 3. gestión de interrupciones omprobación de peticiones de interrupción pendientes La CPU comprueba si hay interrupciones pendientes (línea INTR activada) al final de la ejecución de cada instrucción Motivo: Sólo es necesario guardar el PC, el reg. de estado y los registros accesibles por programa (registros de datos y/o direcciones) Si se interrumpiese una instrucción en mitad de la ejecución sería necesario guardar el valor de todos los registros internos de la CPU Excepciones: Reg. de instrucción, registros de dirección de datos, registros de datos de memoria, etc. Instrucciones de larga duración Por ejemplo, en instrucción de movimiento múltiple (MOVEM), se comprueba si hay interrupciones pendientes después de mover cada una de las palabras Interrupciones muy prioritarias Por ejemplo, una interrupción por fallo de página, en la que hay que acceder a disco para traer los operandos en memoria de la instrucción

14 hibición o descapacitación de las interrupciones 3. gestión de interrupciones Antes de saltar a la RTI es necesario inhibir o descapacitar las interrupciones Motivo: Si no se inhiben la CPU puede entrar en un bucle infinito Cuando se entra en la RTI el periférico todavía no ha desactivado su petición Si las interrupciones están capacitadas RTI una y otra vez la CPU detecta una interrupción pendiente y vuelve saltar a l Antes de finalizar la RTI hay que asegurarse de que el periférico desactivado la línea de petición INTR Por software: accediendo al registro de estado o de datos del interfaz Por hardware: activando una señal de reconocimiento de interrupción (INTA) Programa Petición de interrupción (INTR activada) Programa Alternativas Descapacitación global INTR activada Si no descapacitamos Salta a RTI Se inhiben todas las interrupciones la RTI Descapacitación o enmascaramiento selectivo ningún otro periférico podrá interrumpir durante la ejecución de Cuando hay varios niveles de interrupción se pueden descapacitar las interrupciones por el nivel que interrumpe, pero no necesariamente por el resto de niveles RTI Véase interrupciones multinivel y anidamiento de interrupciones

15 entificación de la fuente de interrupción 3. gestión de interrupciones A una misma línea de interrupción es posible conectar varios periféricos Normalmente se utiliza lógica negativa (INTR*) y cableada (en colector abierto, open collector ) Sí INTR* = 1 Sí INTR* = 0 No hay interrupción pendiente Sí hay interrupción pendiente La señal INTR* se calcula como la Y lógica cableada de cada una de las líneas de petición de interrrupción individuales: Vcc INTR = INTR 1 INTR 2 INTR 3... INTR n INTR INTR CPU E/S 1 INTR 1 E/S 2 INTR 2 E/S 3 INTR 3... CPU INTR 1 E/S 1 INTR 2 E/S 2 INTR 3 E/S 3. Cuando existen varias fuentes de interrupción es necesario un mecanismo para identificar al periférico que interrumpió y ejecutar la RTI adecuada para atender a ese periférico particular Identificación software: por encuesta (polling) Identificación hardware: por vectores

16 entificación software por encuesta (polling) 3. gestión de interrupciones La RTI examina uno a uno los bits de estado de cada periférico hasta hallar el que tiene activado su bit de petición de interrupción Una vez detectado el periférico que interrumpió se ejecuta una subrutina particular para atender a ese periférico en cuestión Durante la ejecución de esa rutina se debe desactivar el bit de petición de interrupción del periférico RTI Prioridades Normalmente se pone automáticamente a cero cuando se lee o escribe el registro de datos del interfaz El método de encuesta introduce un mecanismo de prioridades software En caso de peticiones simultáneas se atiende por orden de encuesta La RTI se suele diseñar de manera que se pregunta primero a los dispositivos más prioritarios Problemas del método de encuesta Se desperdicia tiempo consultando a los que no han solicitado servicio NO Mensaje de ERROR NO Ha interrumpido periférico n? NO Ha interrumpido periférico 2? SÍ RTE Ha interrumpido periférico 1? SÍ Subrutina tratamiento periférico n SÍ Subrutina tratamiento periférico 2 Subrutina tratamiento periférico 1

17 3. gestión de interrupciones entificación hardware por vectores: interrupciones vectorizadas El periférico que ha interrumpido envía un código o número de vector a la CPU a partir del cual se puede calcular la dirección de comienzo de la RTI de ese periférico particular Cuando el periférico recibe una señal de confirmación o reconocimiento de interrupción INTA ( Interruption Ack. ) envía el nº de vector a través del bus de datos A partir del nº de vector se calcula una dirección de memoria (vector) donde está almacenada la dirección de comienzo de la RTI Bus Datos INTR INTA CPU E/S 1 E/S 2 E/S 3...

18 3. gestión de interrupciones entificación hardware por vectores: interrupciones vectorizadas ecuencia de eventos en el tratamiento de una interrupción vectorizada 1. El periférico activa la señal de interrupción (INTR*=0) 2. La CPU activa la señal de confirmación de interrupción (INTA=1) que se conecta a los dispositivos de forma encadenada (daisy-chain) 3. Un periférico que no ha interrumpido, cuando recibe la señal INTA, la propaga al siguiente 4. Cuando el periférico que interrumpió recibe la señal INTA vuelca su número de vector sobre el bus de datos y desactiva la señal de petición de interrupción. Este periférico no propaga INTA 5. La CPU calcula la dirección de comienzo de la RTI a partir del nº de vector 6. La CPU salva el contexto en pila (CPU y reg. de estado) y salta a la RTI 7. Se guardan los registros accesibles por programa, se ejecuta la operación de E/S y se retorna de la interrupción al programa principal restaurando previamente todo el contexto

19 entificación hardware por vectores (cont.) 3. gestión de interrupciones Ventajas La transmisión de INTA es totalmente hardware encuesta es mucho más rápido que el método de Desventajas El nº de dispositivos que se pueden identificar con este método depende del nº de bits que utilicemos para el nº vector Ejemplo: con un nº de vector de 4 bits podemos identificar 16 dispositivos Solución: pueden utilizarse códigos de grupo Un mismo nº de vector puede utilizarse para identificar a un grupo de varios dispositivos Cuando la CPU recibe un nº de vector de grupo, la RTI debe identificar al dispositivo particular de ese grupo mediante encuesta

20 Interrupciones multinivel Existen varias líneas o niveles de petición de interrupción Cada nivel tiene asignado una prioridad distinta 3. gestión de interrupciones Interrupciones multinivel y anidamiento de interrupciones A cada línea de interrupción se pueden conectar uno o varios dispositivos Resolución de conflictos de peticiones de interrupción simultáneas Peticiones simultáneas por la misma línea Se resuelve con alguno de los mecanismos estudiados anteriormente Mediante encuesta (software) Mediante vectores (hardware) Peticiones simultáneas por líneas distintas Se suele resolver mediante un codificador de prioridades Se atiende a la línea más prioritaria Menor prioridad Mayor prioridad INTR 0 INTR 1 INTR n-1 Codificador de prioridades INTR Código de la línea más prioritaria (k bits, siendo n = 2 k ) Se activa si alguna entrada está activada

21 Enmascaramiento selectivo de niveles de interrupción 3. gestión de interrupciones terrupciones multinivel y anidamiento de interrupciones (cont.) Los sistemas de interrupciones multinivel permiten enmascarar o descapacitar selectivamente las interrupciones por determinados niveles Para ello se utiliza un registro de máscara 1 bit de máscara bk por nivel Si b k = 1 Nivel INTR k capacitado Si b k = 0 Nivel INTR k descapacitado o enmascarado INTR 0 INTR 1 INTR n-1 Codificador de prioridades INTR Código de la línea más prioritaria no enmascarada Se activa si alguna entrada está activada b 0 b 1 b n-1 Registro de máscara Anidamiento de interrupciones En general, en los sistemas de interrupciones multinivel se permite el anidamiento de interrupciones Mientras se ejecuta la RTI de un determinado nivel se inhiben las interrupciones por el mismo nivel o inferiores, pero se pueden atender petición de interrupción de mayor nivel El anidamiento se controla mediante el registro de máscara Cuando se produce una interrupción de prioridad Pk se enmascaran todas las interrupciones de prioridad P Pk

22 jemplo de anidamiento de interrupciones Sistema con 3 niveles de interrupción: Registro de estado SR: b 2 b 1 b 0 Bits de máscara 3. gestión de interrupciones INTR 0 INTR 1 INTR 2 (INTR 0 < INTR 1 < INTR 2 ) Si b k = 1 Nivel INTR k capacitado Si b k = 0 Nivel INTR k enmascarado Supongamos que se producen 3 peticiones de interrupción en el orden INTR 1 - INTR 0 - INTR 2 Prog. Principal n n+1 RTI Nivel 1 INTR RTI Nivel 2 0 dir1 INTR 2 dir2 INTR 1 q RTI Nivel 0 RTE q+1 dir0 RTE Evolución de PC, SR y Pila P C R LLEGA INTR 1 PC (n+1) SR (111) dir1 100 LLEGA INTR 0 PC SR RTE LLEGA INTR 2 Pila PC (q+1) SR (100) PC (n+1) SR (111) dir2 000 FIN INTR 2 SE ATIENDE INTR 0 FIN INTR 0 Pila SP Pila Pila Pila Pila (No hay alteración) SP PC SR PC (n+1) SR (111) q SP PC SR FIN INTR 1 n SP PC SR PC (n+1) SR (111) dir0 110 SP PC SR n+1 111

23 3. gestión de interrupciones terrupciones autovectorizadas La mayoría de sistemas de interrupciones multinivel asignan un vector de interrupción por defecto a cada nivel de interrupción denominada autovector El autovector almacena la dirección de comienzo de la RTI asignada por defecto a ese nivel Si un periférico conectado a un determinado nivel no es capaz de generar su propio nº de vector entonces se utiliza el autovector para saltar a la RTI por defecto de ese nivel La RTI por defecto utilizará un mecanismo de encuesta para identificar al periférico que interrumpió Ejemplo Computador con 4 niveles de interrupción: (direcciones de 32 bits) $ MEMORIA dir. Inicio RTI Nivel 0 INTR 0 autovector $ INTR 1 autovector $ INTR 2 autovector $ INTR 3 autovector $ C $ $ $ C dir. Inicio RTI Nivel 1 dir. Inicio RTI Nivel 2 dir. Inicio RTI Nivel 3

24 4. Ejemplos: MC68000 aracterísticas generales del MC68000 Procesador de 16 bits de datos y 24 de direcciones (espacio de direcciones de 16 Mbytes) 16 registros de propósito general de 32 bits cada uno (8 para datos y 8 para direcciones) 7 niveles de interrupción (6 de ellos enmascarables) Registro de estado (SR): Bit Traza Bit Supervisor Byte del Supervisor Byte del Usuario (CCR) T S I 2 I1 I0 X N Z V C Máscara Interrupciones Códigos de Condición xcepciones del MC68000 Noción de excepción: Cualquier evento que requiera la interrupción de la ejecución normal del programa Tipos de excepción Internas o TRAPS Se deben a errores producidos durante la ejecución normal de instrucciones Externas o INTERRUPCIONES Se deben principalmente a peticiones realizadas por dispositivos externos También pueden producirse por un error de bus o una señal de RESET Error de ejecución División por cero Violación privilegio Emulador Instrucción ilegal Error de dirección Internas Excepciones del MC68000 Externas Traza Instrucción Petición de Reset Error interrupción de bu TRAP TRAPV CHK Vectorizadas Autovectorizadas

25 4. Ejemplos: MC68000 ectores de excepción Cada tipo de excepción tiene asignado uno o varios autovectores donde se almacena la dirección de comienzo de la rutina de tratamiento de la excepción Para el caso particular de las interrupciones tenemos dos alternativas Vectores de interrupción de usuario Posiciones de memoria reservadas para aquellos periféricos capaces de generar su propio nº de vector Interrupciones vectorizadas Autovectores de interrupción Cada nivel de interrupción tiene asignado por defecto un autovector, que se utiliza cuando el periférico no es capaz de generar su propio nº de vector Interrupciones autovectorizadas Existen 255 vectores/autovectores distintos Cada uno se identifica por un nº de vector de 8 bits La dirección del vector se calcula multiplicando por 4 (desplaz. 2 bits a izda.) el nº de vector dir_vector = nº_vector * 4 Nº Dirección vector Asignación Vector Decimal Hex Reset: SSP inicial Reset: PC inicial Error de Bus C Error en Dirección Instrucción Ilegal División por Cero Instrucción CHK C Instrucción TRAP Violación de Privilegio Traza Emulador Línea C Emulador Línea (No asignado, reservado) (No asignado, reservado) (No asignado, reservado) C Vector de Interrupción no Inicializado C (No asignado, reservado) Interrupción espúrea Autovector Interrupción Nivel Autovector Interrupción Nivel C Autovector Interrupción Nivel Autovector Interrupción Nivel Autovector Interrupción Nivel Autovector Interrupción Nivel C Autovector Interrupción Nivel BC Vectores Instrucción TRAP C0-0FC (No asignado, reservado) FC Vectores Interrupción de Usuario

26 4. Ejemplos: MC68000 ecuencia de eventos en el procesamiento de una excepción del MC Se copia el SR en un registro interno y luego se modifican los siguientes campos Se pasa a modo supervisor (S=1) Se desactiva el modo traza (T=0) Se actualiza el valor de la máscara (I2-I0) descapacitando las interrupciones de menor o igual prioridad 2.Se determina el nº de vector de excepción Por lógica interna si se trata de una excepción interna o una interrupción autovectorizada Por hardware de reconocimiento de interrupción si se trata de una interrupción vectorizada 3. Se calcula la dirección del vector de excepción a partir del nº de vector dir_vector = nº_vector * 4 4. Se salva el contexto en la pila del supervisor Se guarda en pila el PC actual (estará apuntando a la siguiente ejecución a ejecutar) Orden: primero PC-H (palabra más significativa) y luego PC-L (palabra menos significativa) Se guarda en pila el SR que se salvó en el paso 1 5. Se carga en el PC la dirección de comienzo de la rutina de tratamiento de excepción 6. Se ejecuta la rutina de tratamiento de excepción Se deben guardar en pila (manualmente) los registros de propósito general utilizados en esta rutina La última instrucción de esta rutina debe ser RTE (retorno de excepción) Cuando se ejecuta la instrucción RTE se restaura el contexto y se continúa con la ejecución normal del programa en el punto donde se interrumpió

27 4. Ejemplos: MC68000 iveles de prioridad El MC68000 dispone de 7 niveles de interrupción de distinta prioridad ayor ioridad enor ioridad IRQ7 > IRQ6 > IRQ5 > IRQ4 > IRQ3 > IRQ2 > IRQ1 Estas líneas se conectan al procesador a través de un codificador de prioridades El nivel que activado más prioritario se codifica mediante 3 líneas: IPL2 - IPL1 - IPL0 IRQ 7 IRQ 6 IRQ 1 Codificador de prioridades mascaramiento de interrupciones Se realiza mediante bits de máscara I2 - I1 - I0 del registro de estado El nivel 7 no es enmascarable IPL2 IPL1 IPL0 MC68000 Cuando se produce una interrupción por un cierto nivel se enmascaran automáticamente las interrupciones de prioridad menor e igual Línea de Nivel de prioridad codificado (Señales) interrupción activada IPL2 IPL1 IPL0 IRQ7 L L L IRQ6 L L H IRQ5 L H L IRQ4 L H H IRQ3 H L L IRQ2 H L H IRQ1 H H L No interrup. H H H Máscara Niveles I2 I1 I0 Enmascarados Ninguno IRQ IRQ1, IRQ IRQ1, IRQ2, IRQ IRQ1, IRQ2,..., IRQ IRQ1, IRQ2,..., IRQ IRQ1, IRQ2,..., IRQ IRQ1, IRQ2,..., IRQ6

28 entificación de la fuente de interrupción 4. Ejemplos: MC68000 El mecanismo de identificación del dispositivo que interrumpió depende del tipo de interrupción Interrupción autovectorizada: identificación mediante encuesta ( polling ) Interrupción vectorizada: identificación mediante el nº de vector proporcionado por el periférico Para distinguir si el periférico es capaz o no de generar un nº vector se utiliza una línea especial del bus Línea VPA (Valid Peripheral Address) Si VPA activada interrupción autovectorizada (el periférico no puede generar un nº de vector) Si VPA desactivada interrupción vectorizada (el periférico proporcionará el nº de vector) PROBLEMA: No es conveniente mezclar interrupciones vectorizadas y autovectorizadas en la mismas líneas de petición de interrupción EJEMPLO: Simultáneamente se solicitan dos interrupciones Una vectorizada por IRQ7* y otra autovectorizada por IRQ4* (Activa VPA*) La CPU atenderá la interrupción de IRQ7*, pero al detectar VPA* activada tomará el autovector del nivel 7 en lugar del vector proporcionado por el periférico SOLUCIÓN: Utilizar líneas de petición de interrupción distintas para interrupciones vectorizadas y autovectorizadas Interrupciones vectorizadas Interrupciones autovectorizadas IRQ 7 IRQ 6 IRQ 1 IRQ 7 IRQ 6 IRQ Codificador de prioridades VPA IPL2 IPL1 IPL0 MC68000

29 entificación de la fuente en interrupciones autovectorizadas 4. Ejemplos: MC68000 Si produce una interrupción y la CPU detecta la señal VPA activada, se producen las siguientes acciones La CPU genera automáticamente un nº de vector en función del nivel que interrumpe La CPU calcula la dirección del autovector (nº_vector * 4) y toma de memoria la dirección de comienzo de la RTI por defecto específica para ese nivel La RTI es común a todos los periféricos autovectorizados conectados a ese nivel La RTI debe encuestar a estos periféricos para hallar cual de ellos solicitó la interrupción entificación de la fuente en interrupciones vectorizadas Si se produce una interrupción y la CPU detecta VPA desactivada, se producen las siguientes acciones La CPU pone sus líneas de estado (FC2, FC1, FC0) en Reconocimiento de Interrupción (FC2, FC1, FC0) = (1, 1, 1) La CPU utiliza las líneas de direcciones A3-A2-A1 para codificar el nivel de interrupción que se reconoce (codificación de la señal INTA) El periférico que interrumpió, al recibir INTA realiza las siguientes acciones: Envía su vector de interrupción de usuario a través de las líneas D7-D0 del bus de datos El nº de vector debe ser un nº entre 64 y 255 Desactiva su señal de petición de interrupción

30 jemplo de conexión para interrupciones vectorizadas Suponemos varios periféricos conectados al nivel 4 4. Ejemplos: MC68000 INTR INTR INTR IRQ 7 IRQ 4 IRQ Codificador de prioridades IPL2 IPL1 IPL0 MC68000 Bus datos Bus dir. E/S 1 E/S 2 E/S 3 INTA INTA INTA FC0 FC1 FC2 A3 A2 A1 Nº vector Nº vector Nº vector Bus datos (D7-D0) INTA7 INTA4 INTA E 2 Decod. 1 3 a Un periférico conectado a IRQ4* activa INTR* 2. Si nivel 4 no esta enmascarado la CPU confirma la interrupción FC2, FC1, FC0 = (estado de reconocimiento de interrupción) A3, A2, A1 = (reconocimiento de nivel 4) 3. El periférico que generó la petición reconoce INTA4 y envía su nº de vector por D0-D7

31 aracterísticas generales del sistema de interrupciones del i Ejemplos: i8086 Procesador de 16 bits de datos y 20 de direcciones (espacio de direcciones de 1 Mbytes) Se distinguen 2 tipos de interrupciones Internas Se deben a errores producidos durante la ejecución normal de instrucciones Externas Se deben a peticiones realizadas por dispositivos externos Dentro de las interrupciones externas se distingue a su vez dos tipos Interrupciones no enmascarables Se producen a través de la línea NMI (Non-Maskable Interrupt) Son autovectorizadas (vector nº 2) Son de mayor prioridad que las enmascarables Interrupciones enmascarables Se producen a través de la línea INTR Son vectorizadas Se reconocen a través de la línea INTA El periférico debe envía un nº de vector (entre 32 y 255) a través del bus de datos La dirección del vector se calcula multiplicando por 4 el nº de vector: dir_vector = nº_vector * 4 Nº Dirección Asignación Vector Hex División por cero Traza Interrupción no enmascarable 3 00C Breakpoint Overflow E Reservados por Intel C-3FC Vectores Interrupción de Usuario

32 ontrolador de interrupciones i Ejemplos: i8086 Permite convertir la línea de petición de interrupción enmascarable (INTR) en 8 niveles de interrupción distintos (INTR0-INTR7) Cada línea tiene asignado un nivel de prioridad que puede ser fija o rotante El controlador i8259 dispone de un conjunto de registros para almacenar un nº de vector por cada nivel Estos registros son programables desde la CPU Cuando se produce una interrupción por un determinado nivel el controlador pone el nº vecto asignado a ese nivel en el bus de datos El controlador i8259 permite encadenar en cascada dos niveles de controladores Esto permite disponer de hasta 64 niveles de prioridad distintos (8x8) INTR INTR7 i8086 INTA D7-D0 i8259 INTR6 INTR0 RD* WR*