Tema 4 El procesador: camino de datos y unidad de control
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- Antonia Henríquez Córdoba
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1 Tema 4 El procesador: camino de datos y nidad de control
2 Índice Introdcción Estrctra básica de la CPU: camino de datos y control El ciclo de instrcción Diseño de n procesador monociclo Descomposición de la ejección en etapas Realización mlticiclo Diseño de la nidad de control Procesamiento de ecepciones
3 Introdcción En este tema se estdia la Unidad Central de Procesamiento (CPU) Camino de datos: Es la sección del comptador encargada de maniplar y transformar los datos procedentes de la memoria o los registros internos, para obtener los resltados S labor es soportar el conjnto de operaciones qe precisan las instrcciones del repertorio qe es capas de interpretar la nidad de control Unidad de control: Es la sección del comptador encargada de interpretar las instrcciones del programa y gobernar la ejección de las mismas La organización de los procesadores ha evolcionado con el paso de los años, giada por el desarrollo tecnológico y la necesidad de obtener altas prestaciones En este tema se analizan las ideas básicas comnes a todos los procesadores, qe sientan las bases para poder comprender los avances en arqitectra de comptadores
4 Introdcción El procesador es el qe se encarga de ejectar las instrcciones especificadas por el programa. Fnciones básicas: Captar instrcciones. El procesador debe leer instrcciones de la memoria Interpretar instrcciones. La instrcción debe decodificarse para determinar qé acción es necesaria Captar datos. La ejección pede eigir leer datos de la memoria o de n módlo de E/S Procesar datos. La ejección de na instrcción pede eigir llevar a cabo algna operación aritmética o lógica Escribir datos. Los resltados de na ejección peden tener qe ser escritos en la memoria o en n módlo de E/S
5 Estrctra básica de n procesador El procesador se compone de varias partes:. La nidad de control. La nidad aritmético-lógica 3. Un banco de registros 4. Otros registros internos, algnos de los más importantes:. El contador de programa (PC). El registro de instrcciones (IR)
6 Estrctra básica de n procesador Vamos a constrir n camino de datos y s nidad de control para dos realizaciones diferentes de n sbconjnto del repertorio de instrcciones del IPS: Instrcciones de acceso a memoria: lw, sw Instrcciones aritmético-lógicas: add, sb, or, slt Instrcción de salto condicional: beq Instrcción de salto incondicional: j PC Instrcción emoria de instrcciones s Registros nº de registro nº de registro nº de registro emoria de s s
7 Estrctra básica de n procesador etodología de sincronización Las nidades fncionales se clasifican en dos tipos: combinacionales y secenciales La metodología de sincronización define cándo peden leerse y se la diferentes señales Asmimos sincronización por flancos Estado Lógica combinatoria Estado Ciclo de reloj
8 El ciclo de instrcción El procesamiento qe reqiere na instrcción se denomina ciclo de instrcción. Ciclo básico de instrcción: INICIO Captra de instrcción Ciclo de captación Ejección de la instrcción Ciclo de ejección FIN
9 El ciclo de instrcción Para el sbconjnto de instrcciones IPS, los dos primeros pasos son idénticos: Usar el contenido del PC para cargar, desde la memoria qe contiene el código, la sigiente instrcción Leer no o dos registros, tilizando para ello los campos de la instrcción específicos para seleccionarlos emoria Procesador C 44 PC IR C 44 PC IR C 48 PC IR
10 Diseño de n camino de datos sencillo Procesador monociclo: Comenzaremos por los elementos básicos y ss fnciones asociadas Veremos los elementos necesarios para implementarlos Veremos n conjnto de instrcciones básico Veremos como implementar estas instrcciones
11 Diseño de n camino de datos sencillo Contador de programa: Cada instrcción está en na dirección de memoria dada Almacenamos la dirección en el registro PC Tras procesar na instrcción avanzamos el contador hasta la sigiente instrcción 4 Smador PC Instrcción emoria de instrcciones
12 REGISTROS Diseño de n camino de datos sencillo Operaciones tipo R: Involcran tres registros: dos de lectra y no de escritra Usan la para realizar las operaciones Instrcción lectra lectra leído 3 Operación de la Cero escritra a leído Resltado de la EscribirReg
13 Diseño de n camino de datos sencillo Acceso a memoria: Instrcciones lw y sw La dirección se indica con n registro más n desplazamiento de 6 bits con signo El desplazamiento se etiende a 3 bits lw $t, 8($s) sw $t, 3($s)
14 REGISTROS Diseño de n camino de datos sencillo Instrcción lectra lectra escritra a EscribirReg leído leído 6 Etensión 3 de signo 3 Operación de la Cero Resltado de la Escribirem leído emoria de s a Leerem
15 Diseño de n camino de datos sencillo Saltos condicionales: Evalúan si dos registros contienen ó no el mismo valor Si la condición se cmple aplican el salto El salto es relativo con signo Los 6 bits se etienden a 3 y se desplazan posiciones a la izqierda para direccionar sólo palabras completas El PC ya se ha actalizado a PC + 4
16 REGISTROS Diseño de n camino de datos sencillo PC +4 del camino de datos de instrcciones Resltado Smador Destino salto Instrcción lectra lectra escritra a leído leído 3 Operación de la Cero Decidir si se hace el salto EscribirReg 6 Etensión 3 de signo
17 Diseño de n camino de datos sencillo Todo jnto: Para constrir el camino de datos hemos de combinar los elementos eplicados anteriormente Intentaremos retilizar parte del hardware El hardware compartido selecciona los datos mediante mltipleores Parte del hardware no se podrá retilizar y habrá qe replicarlo
18 REGISTROS Diseño de n camino de datos sencillo Aritmética + Acceso a emoria Instrcción lectra lectra escritra a EscribirReg leído leído 6 Etensión 3 de signo Fente 3 Operación de la Cero Resltado de la leído emoria de s a Escribirem Leerem emreg
19 REGISTROS Diseño de n camino de datos sencillo Incorporamos gestión de PC 4 Smador P C de lectra Instrcción emoria de instrcciones lectra lectra escritra a EscribirReg leído leído 6 Etensión 3 de signo Fente 3 Operación de la Cero Resltado de la leído emoria de s a Escribirem Leerem emreg
20 REGISTROS Diseño de n camino de datos sencillo Añadimos saltos condicionales Origen del PC 4 Smador Resltado Smador P C de lectra Instrcción emoria de instrcciones lectra lectra escritra a EscribirReg leído leído 6 Etensión 3 de signo Fente 3 Operación de la Cero Resltado de la leído emoria de s a Escribirem Leerem emreg
21 Inconvenientes de la implementación monociclo El ciclo de reloj está definido por la instrcción más lenta No es posible retilizar ningna nidad fncional Estos inconvenientes se verían agravados en na arqitectra más compleja qe la arqitectra IPS
22 Evalación del rendimiento Spóngase los tiempos de ejección de las nidades fncionales sigientes: Acceso a memoria: ns y smadores: ns Acceso a registros: ns Cúal de las sigientes realizaciones será más rápida? Una realización en la qe cada instrcción se ejecta en n ciclo de tamaño fijo (cada instrcción tarda lo qe tardaría la más lenta). Una realización donde cada instrcción se ejecta en n ciclo de longitd variable (cada instrcción tarda únicamente lo necesario)
23 REGISTROS Cálclo del ciclo de reloj ns Smador 4 de lectra Inst. [5-] 6 8 PC + 4 [3-8] RegDest SaltoIncond Salt Cond Leerem Inst. [3-6] Control emreg Escribirem Fente op EscribirReg de jmp. [3-] ns Resltado Smador P C Instrcción emoria de instrcciones Inst. [5-] Inst. [-6] Inst. [5-] Inst. [5-] lectra ns leído lectra escritra a leído 6 Etensión 3 de signo ns Cero Resltado de la Control de la leído emoria ns de s a Inst. [5-]
24 Cálclo del ciclo de reloj Tipo de instrcción Unidades fncionales tilizadas por cada tipo de instrcción ns Aritmética Cargar instrcción Lectra de registros Escritra de registros 6 lw Cargar instrcción Lectra de registros Lectra memoria Escritra de registros 8 sw Cargar instrcción Lectra de registros Escritra en memoria 7 Salto condicional Cargar instrcción Lectra de registros 5 Jmp Cargar instrcción
25 Evalación del rendimiento Aritméticas: 44% lw: 4% sw: % Saltos condicionales: 8% Jmp: % Tiempo medio ejección para monociclo: 8 ns Tiempo medio ejección ideal: 6 44% + 8 4% + 7 % + 5 8% + % = 6.3 ns Rendimiento relativo: 8 / 6.3 =.7
26 REGISTROS Redcción de costes 4 Inst. [5-] 6 8 PC + 4 [3-8] Smador Inst. [3-6] Control de jmp. [3-] Resltado Smador de lectra P C Instrcción emoria de instrcciones Inst. [5-] Inst. [-6] Inst. [5-] Inst. [5-] lectra lectra escritra a leído leído 6 Etensión 3 de signo Control de la Cero Resltado de la leído emoria de s a Inst. [5-]
27 REGISTROS Redcción de costes 4 Inst. [5-] 6 8 PC + 4 [3-8] Smador Inst. [3-6] Control de jmp. [3-] Resltado Smador de lectra P C Instrcción emoria de instrcciones Inst. [5-] Inst. [-6] Inst. [5-] Inst. [5-] lectra lectra escritra a leído leído 6 Etensión 3 de signo Control de la Cero Resltado de la leído emoria de s a Inst. [5-]
28 Implementación mlticiclo Dedicaremos varios ciclos a cada instrcción Necesitaremos ás mltipleores ás registros Cada dato y resltado estará en n registro para qe no se destrya al terminar el ciclo
29 REGISTROS Esqema mlticiclo P C emoria Instrcciones o datos Registro de instrcciones Resgistro de datos de memoria lectra lectra escritra a leído leído A B Salida
30 REGISTROS Implementación mlticiclo Sin coste adicional Instrcción [5-] 6 8 Salto incond. [3-] P C emoria Instrcciones o datos s Instrcción [5-] Instrcción [-6] Instrcción [5-] Registro de instrcción [5-] Registro de datos de memoria [5-] 6 lectra lectra escritra a Eten. signo leído leído 3 A B 4 PC [3-8] 3 Cero Resltado Salida
31 REGISTROS Carga de na instrcción Instrcción [5-] 6 8 Salto incond. [3-] P C emoria Instrcciones o datos s Instrcción [5-] Instrcción [-6] Instrcción [5-] Registro de instrcción [5-] Registro de datos de memoria [5-] 6 lectra lectra escritra a Eten. signo leído leído 3 A B 4 PC [3-8] 3 Cero Resltado Salida
32 REGISTROS Instrcciones Aritmético-Lógicas: Búsqeda de registros Instrcción [5-] 6 8 Salto incond. [3-] P C emoria Instrcciones o datos s Instrcción [5-] Instrcción [-6] Instrcción [5-] Registro de instrcción [5-] Registro de datos de memoria [5-] 6 lectra lectra escritra a Eten. signo leído leído 3 A B 4 PC [3-8] 3 Cero Resltado Salida
33 REGISTROS Instrcciones Aritmético-Lógicas: Ejección Instrcción [5-] 6 8 Salto incond. [3-] P C emoria Instrcciones o datos s Instrcción [5-] Instrcción [-6] Instrcción [5-] Registro de instrcción [5-] Registro de datos de memoria [5-] 6 lectra lectra escritra a Eten. signo leído leído 3 A B 4 PC [3-8] 3 Cero Resltado Salida
34 REGISTROS Instrcciones Aritmético-Lógicas: Garda resltados en registro Instrcción [5-] 6 8 Salto incond. [3-] P C emoria Instrcciones o datos s Instrcción [5-] Instrcción [-6] Instrcción [5-] Registro de instrcción [5-] Registro de datos de memoria [5-] 6 lectra lectra escritra a Eten. signo leído leído 3 A B 4 PC [3-8] 3 Cero Resltado Salida
35 REGISTROS Instrcción lw: Búsqeda de registros Instrcción [5-] 6 8 Salto incond. [3-] P C emoria Instrcciones o datos s Instrcción [5-] Instrcción [-6] Instrcción [5-] Registro de instrcción [5-] Registro de datos de memoria [5-] 6 lectra lectra escritra a Eten. signo leído leído 3 A B 4 PC [3-8] 3 Cero Resltado Salida
36 REGISTROS Instrcción lw: Cálclo de la dirección Instrcción [5-] 6 8 Salto incond. [3-] P C emoria Instrcciones o datos s Instrcción [5-] Instrcción [-6] Instrcción [5-] Registro de instrcción [5-] Registro de datos de memoria [5-] 6 lectra lectra escritra a Eten. signo leído leído 3 A B 4 PC [3-8] 3 Cero Resltado Salida
37 REGISTROS Instrcción lw: Lectra de memoria Instrcción [5-] 6 8 Salto incond. [3-] P C emoria Instrcciones o datos s Instrcción [5-] Instrcción [-6] Instrcción [5-] Registro de instrcción [5-] Registro de datos de memoria [5-] 6 lectra lectra escritra a Eten. signo leído leído 3 A B 4 PC [3-8] 3 Cero Resltado Salida
38 REGISTROS Instrcción lw: Garda dato en registro Instrcción [5-] 6 8 Salto incond. [3-] P C emoria Instrcciones o datos s Instrcción [5-] Instrcción [-6] Instrcción [5-] Registro de instrcción [5-] Registro de datos de memoria [5-] 6 lectra lectra escritra a Eten. signo leído leído 3 A B 4 PC [3-8] 3 Cero Resltado Salida
39 REGISTROS Instrcción sw: Búsqeda de registros Instrcción [5-] 6 8 Salto incond. [3-] P C emoria Instrcciones o datos s Instrcción [5-] Instrcción [-6] Instrcción [5-] Registro de instrcción [5-] Registro de datos de memoria [5-] 6 lectra lectra escritra a Eten. signo leído leído 3 A B 4 PC [3-8] 3 Cero Resltado Salida
40 REGISTROS Instrcción sw: Cálclo de la dirección Instrcción [5-] 6 8 Salto incond. [3-] P C emoria Instrcciones o datos s Instrcción [5-] Instrcción [-6] Instrcción [5-] Registro de instrcción [5-] Registro de datos de memoria [5-] 6 lectra lectra escritra a Eten. signo leído leído 3 A B 4 PC [3-8] 3 Cero Resltado Salida
41 REGISTROS Instrcción sw: Escritra en memoria Instrcción [5-] 6 8 Salto incond. [3-] P C emoria Instrcciones o datos s Instrcción [5-] Instrcción [-6] Instrcción [5-] Registro de instrcción [5-] Registro de datos de memoria [5-] 6 lectra lectra escritra a Eten. signo leído leído 3 A B 4 PC [3-8] 3 Cero Resltado Salida
42 REGISTROS Instrcción beq: Búsqeda de registros Instrcción [5-] 6 8 Salto incond. [3-] P C emoria Instrcciones o datos s Instrcción [5-] Instrcción [-6] Instrcción [5-] Registro de instrcción [5-] Registro de datos de memoria [5-] 6 lectra lectra escritra a Eten. signo leído leído 3 A B 4 PC [3-8] 3 Cero Resltado Salida
43 REGISTROS Instrcción beq: Comprobación con éito Instrcción [5-] 6 8 Salto incond. [3-] P C emoria Instrcciones o datos s Instrcción [5-] Instrcción [-6] Instrcción [5-] Registro de instrcción [5-] Registro de datos de memoria [5-] 6 lectra lectra escritra a Eten. signo leído leído 3 A B 4 PC [3-8] 3 Cero Resltado Salida
44 REGISTROS Instrcción beq: Comprobación sin éito Instrcción [5-] 6 8 Salto incond. [3-] P C emoria Instrcciones o datos s Instrcción [5-] Instrcción [-6] Instrcción [5-] Registro de instrcción [5-] Registro de datos de memoria [5-] 6 lectra lectra escritra a Eten. signo leído leído 3 A B 4 PC [3-8] 3 Cero Resltado Salida
45 REGISTROS Instrcción Jmp: Ejección del salto Instrcción [5-] 6 8 Salto incond. [3-] P C emoria Instrcciones o datos s Instrcción [5-] Instrcción [-6] Instrcción [5-] Registro de instrcción [5-] Registro de datos de memoria [5-] 6 lectra lectra escritra a Eten. signo leído leído 3 A B 4 PC [3-8] 3 Cero Resltado Salida
46 CPI mlticiclo Hemos repartido las operaciones de forma qe el tiempo máimo de comptación es el de na nidad fncional La nidades más lentas necesitan ns para completar s fncionamiento Por tanto el ciclo de reloj drará ns Por ejemplo, na operación aritmética necesita 4 ciclos = 8 ns
47 CPI mlticiclo Tipo de instrcción % lticiclo Aritmética 44 4 lw 4 5 sw 4 Salto condicional 8 3 Jmp 3 4,4
48 Diseño de la nidad de control Realización monociclo: señales de control
49 Diseño de la nidad de control Activación de las líneas determinada por el código de operación:
50 salidas entradas Diseño de la nidad de control La fnción de control para na realización monociclo está especificada por la sigiente tabla de verdad: señal Formato R Lw Sw beq Op5 Op4 Op3 Op Op Op RegDest X X Src emtoreg X X RegWrite emread emwrite Branch Op Op Ejercicio: apas de Karnagh Implementación combinacional
51 REGISTROS Diseño de la nidad de control Realización mlticiclo: señales de control Escribir PC Leerem Escrem EscrIR RegDest EscrReg SelA SelB FentePC IoD emreg Instrcción [5-] 6 8 Salto incond. [3-] P C emoria Instrcciones o datos s Instrcción [5-] Instrcción [-6] Instrcción [5-] Registro de instrcción [5-] Registro de datos de memoria [5-] 6 lectra lectra escritra a Eten. signo leído leído 3 A B 4 PC [3-8] 3 Cero Resltado Control Salida op
52 REGISTROS Diseño de la nidad de control Realización mlticiclo: señales de control EscrPC Cond EscrPC IoD Leerem Escrem emreg EscrIR Control OP [3-6] FentePC op SelB SelA EscrReg RegDest Instrcción [5-] 6 8 Salto incond. [3-] P C emoria Instrcciones o datos s Instrcción [5-] Instrcción [-6] Instrcción [5-] Registro de instrcción [5-] Registro de datos de memoria [5-] 6 lectra lectra escritra a Eten. signo leído leído 3 A B 4 PC [3-8] 3 Cero Resltado Control Salida
53 Diseño de la nidad de control El control del camino de datos mlticiclo debe especificar: Las señales qe se van a inicializar en cada paso El paso sigiente de la secencia Dos técnicas diferentes: Control cableado. Se basa en las máqinas de estados finitos. Control microprogramado. Se representa en forma de programa de control
54 Control cableado Constriremos na máqina de estados finitos (atómata de oore) El camino de datos mlticiclo se controla con las salidas de la nidad de control (la máqina de estados) Las entradas de la nidad de control serán Los bits de la instrcción Los indicadores internos áqina de estados finitos: Cada estado de la máqina representa na etapa y tarda n ciclo de reloj Los dos primeros pasos son idénticos para todas las instrcciones A partir de la tercera etapa depende del código de operación Despés de la última etapa la máqina debe volver al estado inicial
55 Control cableado Realización de máqinas de estados finitos de control: Estado Estado Inicio Carga de instrcción Decodificar instrcciones Cargar Registros Acceso a memoria Aritméticológicas beq jmp
56 Estado. Cargar Instrcción EscrPC Cond EscrPC IoD Leerem Escrem emreg EscrIR Control OP [3-6] FentePC op SelB SelA EscrReg RegDest Instrcción [5-] 6 8 Salto incond. [3-] P C emoria Instrcciones o datos s Instrcción [5-] Instrcción [-6] Estado Instrcción [5-] Registro de Inicio instrcción [5-] Registro de datos de memoria Leerem [5-] SelA = selb = Op = IoD = EscrIR EscrPC FentePC = 6 lectra a REGISTROS lectra escritra Eten. signo leído leído A Estado 3 A B 4 PC [3-8] 3 Cero Resltado Control Salida
57 REGISTROS Estado. Decodificación EscrPC Cond EscrPC IoD Leerem Escrem emreg EscrIR Control OP [3-6] FentePC op SelB SelA EscrReg RegDest Instrcción [5-] 6 8 Salto incond. [3-] P C Estado emoria Instrcciones o datos s De Estado SelA = selb = Op = Instrcción [5-] Instrcción [-6] Instrcción [5-] Registro de instrcción [5-] Registro de datos de memoria Estado? [5-] 6 lectra lectra escritra a Eten. signo leído leído 3 A B 4 PC [3-8] 3 Cero Resltado Control Salida
58 Control del acceso a memoria De Estado Estado (Op = LW ) o (Op = SW ) SelA = selb = Op = Cálclo dirección de memoria (Op = LW ) Estado 3 (Op = SW ) Estado 5 Leer em IoD = Acceso a memoria Escrem ID = Acceso a memor ia Estado 4 Esc rreg emr eg = RegDest = Etapa de escritra Velta al Estado
59 Control de operaciones aritmético-lógicas De Estado Estado 6 (Op = Aritmético-lógica) SelA = selb = Op = Ejección de la operación (Op = LW ) Estado 7 RegDest = EscrRe g emr eg Finalización de la operación Velta al Estado
60 Control de beq De Estado (Op = beq ) Estado 8 SelA = selb = Op = EscrPCCond FentePC = Finalización de salto condicional Velta al Estado
61 Control de jmp De Estado Estado 9 (Op = j ) EscrPCC ond FentePC = Finalización de jmp Velta al Estado
62 áqina de estados completa Estado Estado Inicio SelA = selb = Op = Leerem SelA = selb = Op = IoD = EscrIR EscrPC FentePC = (Op = LW ) o (Op = SW ) Cálclo dirección de memoria Estado 6 Ejección de la operación Estado (Op = Aritmético-lógica) SelA = selb = Op = SelA = selb = Op = Estado 8 (Op = beq ) SelA = selb = Op = EscrPCCond FentePC = (Op = j ) Finalización de salto condicional Estado 9 EscrPCCond FentePC = Finalización de jmp (Op = LW ) Estado 3 (Op = SW ) Estado 5 (Op = LW ) Estado 7 Leerem IoD = Acceso a memoria Escrem ID = Acceso a memoria RegDest = EscrReg emreg Finalización de la operación Estado 4 EscrReg emreg = RegDest = Etapa de escritra
63 Implementación física Salidas Señales de control para el camino de datos Concepto Bits Lógica de control Entradas Señales de control Código de operación 6 6 Estado 4 Código de operación desde el registro de instrcción Registro de estado
64 RO Salidas Lógica de control PLA y/ó RO FentePC () op () SelA SelB () EscrReg RegDest EscrPC cond EscrPC IoD Leerem Escrem emreg EscrIR Código de operación desde el registro de instrcción Estado Estado RO única palabras de bits = 48 bits RO 4 palabras de 6 bits Señales de control Nevo estado Señales de control = 56 bits Entradas Código de operación desde el registro de instrcción RO palabras de 4 bits Nevo estado Código de operación Bits [3-6] del registro de instrcción Registro de estado Estado = 496 bits
65 PLA Op5 Op4 Op3 Op Op Código de operación Bits [3-6] del registro de instrcción Lógica de control PLA y/ó RO Entradas Salidas Registro de estado FentePC () op () SelA SelB () EscrReg RegDest EscrPC cond EscrPC IoD Leerem Escrem emreg EscrIR Op S3 S S S EscrPC EscrPC cond IoD Leerem Escrem IEscrIR emreg FentePC FentePC Op Op SelB SelB SelA EscrReg RegDest NS3 NS NS NS
66 Control microprogramado Cada grpo de señales casa la ejección de na operación básica específica: microoperación. La interpretación y ejección de na instrcción da lgar a na secencia de operaciones máqina básicas (microoperaciones), cada na controlada por n grpo de señales de control, microinstrcción. Una secencia de microinstrcciones constitye n microprograma. El código de operación de na instrcción máqina, cando es decodificado, señala la microrrtina apropiada inclida en la memoria microprogramada. Las microinstrcciones selen estar bicadas en na RO o en na PLA, por lo qe peden asignarse direcciones a las microinstrcciones.
67 Control microprogramado Lógica de control PLA y/ó RO Salidas FentePC () op () SelA SelB () EscrReg RegDest EscrPC cond EscrPC IoD Leerem Escrem emreg EscrIR Entradas 4 CtrlDir El smador avanza secencialmente por los estados Smador 6 Registro de estado Selección No en todos los casos se pasa al estado sigiente: CtrlDir Código de operación Bits [3-6] del registro de instrcción Selección
68 Secencia de estados Tras terminar na instrcción se ha de retornar al estado Las instrcciones sólo tienen algnos estados en común, despés divergen Esta divergencia pede ocrrir en varios lgares en el diagrama de estados Necesitamos contemplar estos casos PLA y/ó RO Entradas CtrlDir CtrlDir = Neva instrcción 4 CtrlDir = Smador 6 Registro de estado UX 3 Tipo de instrcción CtrlDir = Tabla de envío Tabla de envío Código de operación Bits [3-6] del registro de instrcción Selección Leer/ memoria CtrlDir = 3 Secencia normal
69 Secencia de estados Cada tabla de envío está asociada a n estado del qe no tiene n único estado destino En el caso general crearemos na tabla (RO/PLA) para cada estado con múltiples estados-destino En general, en n procesador complejo, los estados se seleccionarán de forma secencial con pocas ecepciones Tipo de instrcción Tabla Tabla lw 3 sw 5 aritmético-lógica 6 beq 8 jmp 9
70 Formato de la microinstrcción Etiqeta Control Fente Fente Control Regs emoria Control EscrPC Secencia Inicio Smar PC 4 Leer PC Sigiente Smar PC EtShft Leer Tabla em Smar A Etend Tabla LW Leer Sigiente Escr em Ir a SW Escr Ir a Aritmetico Fnción A B Sigiente Escr Ir a beq Restar A B Cond. Ir a jmp dir. jmp Ir a
71 Procesamiento de ecepciones Una ecepción es n sceso inesperado qe se prodce en el procesador, por ejemplo el desbordamiento aritmético Una interrpción es n sceso qe provoca n cambio inesperado, pero se prodce eternamente al procesador Ejemplos de implementación de ecepciones: Instrcción indefinida Desbordamiento aritmético Acciones a realizar: Gardar la dirección de la instrcción casante en el registro contador de programa de la ecepción (EPC) Transferir el control al sistema operativo en algna dirección específica El sistema operativo ejecta na rtina específica Finalizar el programa o continar con s ejección, sando EPC para saber dónde retomar la ejección
72 Procesamiento de ecepciones Ejemplo de implementación: Saltaremos a la dirección C Necesitamos lo sigientes registros Un registro de 3 bits para el EPC Un registro de bit para el Registro de Casa Y las señales de control Escribir en EPC Escribir en Registro de Casa Tipo de ecepción ( bit)
73 REGISTROS Procesamiento de ecepciones Camino de datos con los elementos necesarios para el procesamiento de ecepciones: EscrPC Cond EscrPC IoD Leerem Escrem emreg EscrIR Control OP [3-6] EscrCasa CasaInt EscrEPC FentePC op SelB SelA EscrReg RegDest Instrcción [5-] 6 8 Salto incond. [3-] 3 C P C emoria Instrcciones o datos s Instrcción [5-] Instrcción [-6] Instrcción [5-] Registro de instrcción [5-] Registro de datos de memoria [5-] lectra lectra escritra a Eten. 6 signo 3 leído leído A B 4 PC [3-8] 3 Cero Resltado Control Salida EPC
74 REGISTROS Procesamiento de ecepciones EscrPC Cond EscrPC IoD Leerem Escrem emreg EscrIR Control OP [3-6] EscrCasa CasaInt EscrEPC FentePC op SelB SelA EscrReg RegDest Instrcción [5-] 6 8 Salto incond. [3-] 3 C P C emoria Instrcciones o datos s Instrcción [5-] Instrcción [-6] Instrcción [5-] Registro de instrcción [5-] Registro de datos de memoria [5-] lectra lectra escritra a Eten. 6 signo 3 leído leído A B 4 PC [3-8] 3 Cero Resltado Control Salida EPC
75 Procesamiento de ecepciones Estado Estado Inicio SelA = selb = Op = Leerem SelA = selb = Op = IoD = EscrIR EscrPC FentePC = (Op = LW ) o (Op = SW ) Cálclo dirección de memoria Estado 6 Ejección de la operación Estado (Op = Aritm-Lógicas) SelAL UA = selb = Op = SelA = selb = Op = Estado 8 (Op = beq ) SelA = selb = Op = EscrPCCond FentePC = (Op = otros) (Op = j ) Finalización de salto condicional Estado 9 Finalización de jmp EscrPCC ond Fente PC = (Op = LW ) Estado 3 (Op = SW ) Estado 5 (Op = LW ) Estado 7 Finalización de la operación Estado 4 Leerem IoD = Acceso a memoria Escrem ID = Acceso a memoria RegDest = EscrReg emreg Estado Desbordamiento CasaInt= EscrCasa SelA = selb = Op = EscrEPC EscrPC FentePC = Estado CasaInt= EscrCasa SelA = selb = Op = EscrEPC EscrPC FentePC = EscrReg emr eg = RegDest = Etapa de escritra
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