TECNOLOGÍA DE COMPUTADORES / SISTEMAS DIGITALES EXAMEN FINAL. 3 FEBRERO º A (Superior) 1º B (Sistemas) 1º C (Gestión) 1º D (Mixto)

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1 TECNOLOGÍA DE COMPUTADORES / SISTEMAS DIGITALES EXAMEN FINAL. 3 FEBRERO º A (Superior) 1º B (Sistemas) 1º C (Gestión) 1º D (Mixto) TIPO TEST 1ª (CORRECTA 0,6 PUNTOS, ERRÓNEA, -0,3 PUNTOS) TIPO TEST 2ª Y 3ª (CORRECTA 1,0 PUNTO, ERRÓNEA, -0,5 PUNTOS) 1. Cuál de las siguientes expresiones permite convertir un biestable tipo D a otro tipo JK? a) D = JQ + KQ b) D = JQ + KQ c) D = JQ + KQ 2. Cuál de las siguientes expresiones corresponde a la expresión de la salida aritmética del circuito de la figura? 0 A 2 A 1 A B 3 B 2 B 1 B a) ( 2A B) + 5 b) 2 ( A B) + 5 c) 2 A B Dado el siguiente circuito secuencial, cuál de los tres cronogramas es el correcto?

2 a) b) c) DESARROLLAR BREVEMENTE 1. Efectuar los siguientes cambios de base (0,25 puntos cada apartado): a) 10,357 a binario con 11 cifras decimales. Poner aquí 1010, (2 b) , (2 a hexadecimal sin pasar por base 10. Poner aquí 31,2C (16 c) 59026,F5 (16 a decimal con todas las cifras decimales. Poner aquí , d) 77517,15 a octal con 5 cifras decimales. Poner aquí ,11463 (8 2. Completa la tabla de verdad con la información que proporciona el siguiente cronograma, sabiendo que se trata de un circuito combinacional (la salida es z): (0,65 puntos) SOLUCIÓN: y x w z

3 LABORATORIO UNIVERSIDAD DE CASTILLA LA MANCHA En el siguiente circuito se pretende la implementación de un sumador/restador de cuatro bits. Para su realización se han utilizado los siguientes circuitos integrados: Sumador de 2 bits. En los circuitos 7482, C0 es el acarreo de entrada y C2 el acarreo de salida, A2 es el bit más significativo de la entrada A, A1 es el bit menos significativo de A, Σ 2 es el bit más significativo de la salida, B2 es el bit más significativo de la entrada B, B1 es el bit menos significativo de B y Σ 1 es el bit menos significativo de la salida puertas XOR. En la implementación de dicho sumador/restador se han cometido cuatro errores u omisiones. Se pide que se indiquen y expliquen cuáles han sido estos errores y cómo se subsanarían. (0,25 puntos por cada uno).

4 SOLUCIÓN: UNIVERSIDAD DE CASTILLA LA MANCHA Se marcan los puntos donde existen errores con respecto el original.

5 PROBLEMA Nº 1 Dada la función F = Σ 4 m(0,5,7,8,13,15) + d(1,3,9,11). Se pide: a) Implementar la función F como suma de productos (0,25p). Expresión algebraica, no circuito. b) Implementar la función F mediante puertas NOR (0,25p). Expresión algebraica, no circuito. c) Implementar la función mediante un decodificador con salidas activas a nivel alto (0,25p). d) Implementar la función mediante un decodificador con salidas activas a nivel bajo (0,25p). e) Implementar la función mediante un multiplexor 8x1 (0,25p). Solución: F = D + BC F = ( C + D) + ( B + D)

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7 PROBLEMA Nº 2 UNIVERSIDAD DE CASTILLA LA MANCHA Se trata de diseñar la parte secuencial de un lector de billetes de lotería para invidentes que permita conocer el premio obtenido de un billete de 3 cifras. El invidente lo meterá por una máquina que tiene una parte combinacional (que no hay que diseñar) compuesta por comparadores que comparan las cifras del número premiado con las cifras del billete que está leyendo, y además tiene una parte secuencial a diseñar que funciona de la siguiente manera: Si la última cifra coincide y la penúltima no, independientemente de la primera, recibirá un premio de 1. Si las dos últimas cifras coinciden y la primera no, recibirá un premio de 5. Si coinciden las tres cifras, recibirá un premio de 25. NÚMERO ANALIZADO NÚMERO PREMIADO Comparador de Centenas = Comparador de Decenas = Comparador de Unidades = Registro de desplazamiento de 3 bits x CIRCUITO SECUENCIAL A DISEÑAR z 1 z 0 La salida de los comparadores de cifras (centenas, decenas y unidades) se hace 1 cuando hay coincidencia y 0 cuando no hay coincidencia, y entran de forma paralelo a un registro de desplazamiento de 3 bits de salida serie. El primer bit en salir del registro en el tiempo, es el que corresponde a la comparación de las unidades, el siguiente a las decenas y el último a las centenas, tal como se ve en la Figura. El resultado del premio concedido no se conocerá hasta que no se hayan comprobado todas las cifras y mientras tanto la salida del circuito debe ser misma que si no tuviera premio. Las salidas del circuito serán dos líneas z 1 y z 0 que codifiquen el premio según la tabla adjunta. z 1 z 0 Significado 0 0 No tiene premio 0 1 Tiene premio de Tiene premio de Tiene premio de 25

8 Se pide: a) Definir claramente los estados. (1,0 punto). Para ello deben definirse los estados de tal forma que los que tengan subíndice impar deben ser estados que lleven aparejado algún premio y los estados con subíndice par deben ser estados sin premio. La definición de estados que no respete esta condición, AUNQUE SEA CORRECTA, hará que este apartado puntúe la mitad. b) Realizar el diagrama de estados. (0,8 puntos). c) Realizar la tabla de transición y excitación completa usando biestables T. (0,7 puntos). SOLUCIÓN: a) Definición de estados: ESTADOS DEFINICIÓN COINCIDENCIAS q 0 Estado inicial. Estado al que se llega CENTENAS DECENAS UNIDADES al acabar el proceso DESCONOC DESCONOC DESCONOC q 1 La cifra de las unidades del número CENTENAS DECENAS UNIDADES analizado coincide con la cifra de las DESCONOC DESCONOC SI unidades del número premiado q 2 q 3 q 4 q 5 La cifra de las unidades del número analizado no coincide con la cifra de las unidades del número premiado Las cifras de las unidades y decenas del número analizado coinciden con las cifras de las unidades y decenas del número premiado Las cifras de las unidades y decenas del número analizado no coinciden con las cifras de las unidades y decenas del número premiado (puede coincidir sólo la de las decenas o ninguna) La cifra de las unidades del número analizado coincide con la cifra de las unidades del número premiado, pero las cifras de las decenas de ambos no coinciden CENTENAS DECENAS UNIDADES DESCONOC DESCONOC NO CENTENAS DECENAS UNIDADES DESCONOC SI SI CENTENAS DECENAS UNIDADES DESCONOC SI/NO NO CENTENAS DECENAS UNIDADES DESCONOC NO SI Los estados q 4 y q 5 son necesarios, ya que hay que esperar a que lleguen tres entradas del registro del desplazamiento para concluir el proceso completo.

9 b) Diagrama de estados 0/01 1/01 q 5 0/00 q 0 1/00 q 1/00 1 q 3 0/00 1/00 q 2 0/00 0/10 1/11 0/00 1/00 q 4 c) Tabla ESTADOS CODIFICACIÓN DE ESTADOS Q 2 (t) Q 1 (t) Q 0 (t) q q q q q q X X 1 1 1

10 ENTRADA ESTADO ACTUAL ESTADO PRÓXIMO EXCITA BIESTA. SALIDAS x Q 2 (t) Q 1 (t) Q 0 (t) Q 2 (t+1) Q 1 (t+1) Q 0 (t+1) T 2 T 1 T 0 z 1 z X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X