1.- Realizar la función f = Σ (1,2,3,6,7) con MUX de 1, de 2 y de 3 variables de control. Discutir el coste y dar la solución óptima razonable.

Transcripción

1 Relación de Problemas.- Realizar la unción = Σ (,,,6,7) con MUX de, de y de variables de control. Discutir el coste y dar la solución óptima razonable..- Realizar con MUX- la unción = xx+ xxx+ 5 xxx+ xxx+ 5 xxx+ 5 xxx. 5 Repetir con MUX-..- Contestar razonadamente si es posible construir un MUX-n usando como elemento MUX-m, poniendo un ejemplo si es posible, para los casos: a) m < n b) m > n.- Un MUX-n puede realizar una unción de n + variables si existe alguna entre ellas en doble rail. Esta unción también puede ser realizada utilizando MUX-m, con m < n. Discutir el coste (número de módulos, número de terminales, número de conexiones, etc.) de cada una de esas líneas de diseño. 5.- Analizar el circuito de la igura. x5 x x x z x x5 x x x x 6.- Analizar el circuito de la igura. x x5 c a z d b e Dept. Electrónica

2 Relación de Problemas 7.- Sea (a,b,c,d,e) = (,,,,5,7,8,9,,,,5,7,9,,,,5,6,7,9,). Realizar esta unción en los siguientes casos: a) Con MUX-, y a b como variables de control en el primer nivel. b) Con MUX-, sabiendo que sólo la variable b está en doble rail. c) Con MUX-, sabiendo que sólo la variable e está en doble rail y que b es variable de control en el primer nivel, de orma que de la solución óptima. 8.- Realizar la unción = xx +xxx +xxx, con MUX- y MUX-: a) MUX- en el nivel de salida y MUX- en el nivel de entrada. b) MUX- en el nivel de salida y MUX- en el nivel de entrada. 9.- Realizar a nivel de puertas un DEMUX (:): a) con puertas AND b) con puertas NAND c) Utilizar este módulo para realizar un DEMUX (:)..- Se dispone de decodiicadores completos : con señal EN activa en valor alto (H). Realizar: a) Un decodiicador : de las mismas características. b) Un decodiicador :8 de las mismas características. c) Un decodiicador :6 de las mismas características..- Realizar con un decodiicador y las puertas lógicas necesarias las siguientes unciones: a) = (,,,6,8,,,,8,,,6,7) b) = (,,9,,,5,6,8,5,7,8,) c) = bcd + abd + abde + abc + abde + abd + d siendo d = d(a,b,c,d,e) = abcde + abde d) = (,,,8,9,,5,6,7,9,,5,9,,) e) = (,,,5,6,7,8,9,,,) = (,,,,6,7) = (,,6,7,,5) = (,,,,8,9) g) = (,,,,6,7,,,6,7,8) = (,,6,7,,5,6,7,9,,,7) = (,,,,8,9,6,,6,8,).- Realizar con decodiicadores y el menor número de puertas lógicas, las unciones: a) = (5,7,8,9,,,5) d(,,) b) = (,,,,7,,,)+d(8,,5) Dept. Electrónica

3 Relación de Problemas c) = vxyz + vuxy + vuyz + vuxy + vuxy + v u x y + vxyz + v u x y d) = (,,,6,8,9,,7,,5,6,7,,) + d(,5) e) = (,,6,,5,9,,,5,6,7,8,9) d(,7,,8,) ) = (,,,6,8,9,,7,,5,6,,,5,8,,,,,5,6,9,5,56,57,58,6,6,6).- Implementar con un decodiicador adecuado y la lógica externa necesaria las siguientes unciones booleanas: F = x y z + x z, F = x y z + xy, F = x y z + x y.- Implementar las unciones del apartado anterior con los multiplexores adecuados. 5.- Analizar el circuito de la igura y obtener: a) Una expresión algebraica de la unción y su mapa de Karnaugh. b) Su implementación mínima en niveles utilizando puertas NOR, y utilizando puertas NAND. Indicar cual de las dos implementaciones es la de menor coste. (Suponer que se dispone de todas las señales de entrada en orma directa y en orma complementada) a b c a Bit Menos Signi. d Bit Menos Signi. b d Bit Menos Signi. 6.- Diseñe un circuito lógico que convierta un número de cuatro bits de ormato signo-magnitud al ormato complemento a usando módulos de decodiicación y codiicación. 7.- Utilizando módulos MSI de decodiicación, realizar un convertidor de código para cada uno de los casos siguientes: a) BCD exceso- b) binario BCD c) binario exceso- 8.- Implementar la siguiente unción booleana: F(a,b,c,d) = (,,5,6,8,9,,5) a) Con multiplexores 8 y la lógica adecuada. b) Con decodiicadores :8 y puertas OR. Dept. Electrónica

4 Relación de Problemas 9.- Diseñe un circuito codiicador a con prioridad ascendente que sólo utilice puertas NOR. Las entradas a a a a, donde a tiene la máxima prioridad y a la mínima. Las salidas son y y, que indican la entrada activa con mayor prioridad, y G, la cual indica que al menos una entrada está activa..- Diseñar un codiicador de prioridad de cuatro entradas a a a a, para el que la línea a sea la más prioritaria y a la menos. Obtener un circuito de dos niveles..- Utilizando como elementos de diseño, comparadores de bits con señal DISABLE y, si es necesario, puertas lógicas; diseñar un comparador: a) de bits b) de bits c) de 5 bits d) de 8 bit.- Diseñe un comparador de magnitud de bits con entradas A = (a a a ) y B = (b b b ) y tres salidas: EQ(A = B), GT(A > B) y LT(A < B)..- Realizar con la ROM adecuada la unción multisalida siguiente: (xxxx ) = x (xx xx ) = (,,,5,6,,) (xx xx ) = (x + x ) (x + x + x ) (xx xx ) = (,,,7,9,,5).- Se dispone de ROM (56 palabras x bits) con entrada de selección activa en baja (Disable). Realizar una ROM de K-palabra 8 bits, utilizando si es necesario otros tipos de dispositivos. 5.- Utilizando como módulo básico la ROM (56 bits) con Disable del problema anterior, realizar un multiplicador de números binarios de bits. 6.- Para sacar inormación numérica en un sistema se utiliza dispositivos LEDs de 7 segmentos, aunque la inormación del sistema está en BCD. Es conocido que el ojo humano percibe durante una décima de segundo la luz en un LED, después de que éste se apague. Asumimos que los LEDs se encienden instantáneamente. Diseñar un circuito que realice esta tarea utilizando como elementos de base una única ROM ( 5 ilas bits), pudiendo usar otros elementos combinacionales si es necesario. (Idea: tratar que a la salida de la ROM salgan unas señales de encendido de LEDs y después las otras, de orma periódica). 7.- La junta directiva de un equipo de útbol está ormada por un presidente (b) y tres vocales (c, d, e). En las votaciones todos los miembros votan y las decisiones se toman por mayoría simple. En caso de empate decide el voto del presidente. La señora del presidente manda construir un sistema automático para obtener el resultado de las votaciones, pero exige que tenga un pulsador secreto (a), que le permita invertir el resultado de la votación en el momento que ella lo decida. Dept. Electrónica

5 Relación de Problemas a) Especiicar el sistema y reducir la unción lógica del sistema mediante mapas de Karnaugh. b) Obtener su implementación mínima en niveles utilizando puertas NOR, y utilizando puertas NAND. Indicar cual de las dos implementaciones es la de menor coste. (Suponer que se dispone de todas las señales de entrada en orma directa y en orma complementada). c) Obtener su implementación utilizando sólo multiplexores. 8.- Diseñar un circuito que tenga por entradas dos números enteros codiicados en binario, de valor comprendido entre y y que produzca como salida la paridad de la suma de ambos ( si la suma es par y si es impar). (NOTA: el es un número par) a) Especiicar el sistema y reducir la unción lógica del sistema mediante mapas de Karnaugh. b) Obtener su implementación mínima en niveles de dos ormas: utilizando puertas NOR y utilizando puertas NAND. Indicar cual de las dos implementaciones es la de menor coste. (Suponer que se dispone de todas las señales de entrada en orma directa y en orma complementada). c) Obtener su implementación mínima utilizando multiplexores de señales de entrada de selección (MUX-). 9.- Implementar las unciones: (xx xx ) = (,,7,9,,,5) (xx xx ) = (,,7,8,,,5) (xx xx ) = xx + xxx + x x (xx xx ) = (x + x + x ) (x +x ) (x + x + x ) Para ello utilizar el menor número posible de módulos de memoria ( palabras de bits), que disponen de señal de selección activa en alto (enable), y el menor número posible de los decodiicadores adecuados y las puertas lógicas mínimas. (Suponer que cuando la memoria está deshabilitada todas sus salidas están a valor )..- Dada una ROM 8 con entrada de habilitación, construir una ROM 8 8 que use cuatro módulos 8. Suponer que la salida de esta ROM esta en estado de alta impedancia cuando no está habilitada..- Especiicar el tamaño de una ROM (nº de palabras y nº de bits por palabra) mínima necesaria para implementar cada una de las siguientes unciones: a) Un multiplicador binario de números de cuatro bits. b) Un sumador/restador de cuatro bits. c) Un multiplexor para palabras de bits. d) Un conversor BCD 7 segmentos con entrada de habilitación. Dept. Electrónica 5

6 Relación de Problemas.- Construir la tabla de verdad para una ROM 8 que implemente las siguientes unciones booleanas: A(x,y,z) = (,,,6) B(x,y,z) = (,6).- Analizar el circuito de la igura para encontrar la orma normal disyuntiva de la unción de salida. Encontrar su implementación mínima en dos niveles utilizando puertas lógicas (suponer que se disponen de las entradas en orma directa y complementada). Los módulos DEC son dos decodiicadores cada uno con señales de selección (X es la entrada menos signiicativa y X es la más signiicativa); el módulo MUX es un multiplexor de señal de selección. A C B X X X DEC Y Y Y Y Y Y5 Y6 Y7 M MUX M D X X X DEC Y Y Y Y Y Y5 Y6 Y7 SEL.- Diseñar un circuito que, a partir de un número de tres bits sin signo, presente a su salida el cuadrado de dicho número si la señal de control C=, ó el número en complemento a si C=. a) Obtener la implementación mínima con el menor número de puertas NOR. b) Obtener la implementación mínima, utilizando una PAL de las dimensiones adecuadas. 5.- Utiliza una PLA de entradas, 5 términos productos y salidas junto a un multiplexor MUX- para implementar la siguiente unción: F(x,x,x,x,x) 5 = xxx+ xxxx+ 5 xxxx+ 5 xxxx+ 5 xxxx+ 5 xxx 6.- Utiliza una PLA de entradas, términos producto y salidas para implementar las unciones: F= (,6,7,) + d(), F = (,6,7,) + d(,5) y F = (6,7,,5) + d(,) Dept. Electrónica 6

7 Relación de Problemas 7.- Analizar el circuito de la igura: x 5 x x x x x Diseñar un circuito que presente a su salida U, el menor de tres números X,Y,Z de n-bits. Hágase uso de los módulos combinacionales que se consideren necesarios. 9.- El diagrama lógico de la igura corresponde a una realización de la unción booleana F(a,b,c,d,e). a b Dec : D D Ena D7D6D5 D DD DD C MUX C C S F e d c a) Justiicar adecuadamente cuáles de las siguientes expresiones son implicantes de la unción F, cuáles son implicantes primos y cuáles implicantes primos esenciales. cde abde cde acde abcd+bcde abd a+c+d b) Obtener una expresión booleana mínima para F y justiicar que lo es..- El circuito de la igura a. ha sido propuesto por un alumno como respuesta al siguiente enunciado: Diseñar un sistema digital para comparar las magnitudes de dos números binarios de dos bits A=AA y B =BB. El circuito ha de poseer dos salidas Z e Y tales que Z = e Y = si A > B. Z = e Y = si B > A y Z = Y = si A = B. a) Justiicar si la respuesta del alumno es o no correcta; y, en su caso, modiicar el diseño propuesto para que sea correcto. b) Obtener una expresión mínima para Z en orma de producto de sumas y justiicar que lo es. Dept. Electrónica 7

8 Relación de Problemas c) Realizar un diseño correcto del sistema utilizando el menor número posible de decodiicadores :8 (igura b.) y puertas OR de dos y tres entradas. Justiicar su uncionamiento. d) Realizar la unción Y utilizando el menor número posible de MUX (igura c.). Justiicar su uncionamiento. B A B A Fig a. Z Y Dec :8 D D D Ena Fig b. D D M U D X S D C C Fig c..- Dado el esquema de la igura: a) Analizar el sistema y obtener una expresión booleana normalizada para la unción F. b) Obtener un diagrama lógico equivalente a partir de una expresión mínima de F que utilice solamente puertas NOR de dos entradas. y z A S Semisumador B C x t C C M U X F.- Analizar el circuito de la igura que tiene por entradas X X X X y por salida Z. Los dos módulos que contiene son dos sumadores completos (A, B son las entradas a sumar, CI es la entrada de acarreo inicial, SUM es la salida con la suma y CO es la salida con el acarreo resultante). Encontrar la expresión algebraica de la salida Z. Sintetizar esta misma unción de orma mínima, utilizando sólo puertas lógicas (suponer que se dispone de las entradas en orma directa y en orma complementada). X X A B CI SUM CO X A B CI SUM CO Z X Dept. Electrónica 8

9 Relación de Problemas.- Implementar un sumador completo con mux..- Construir un convertidor de código BCD natural BCD exceso a con sumadores paralelo de bits. Como podría convertirse el circuito diseñado en un conversor BCD exceso a BCD natural. 5.- Sea un sumador restador paralelo de bits. Sus entradas A[..] y B[..] son números binarios sin signo, S[..] es su salida y C el bit de acarreo. Completar la siguiente tabla justiicando el resultado: S/R A[..] B[..] C S[..] Dept. Electrónica 9