INTRODUCCION A LAS TECNICAS DIGITALES 1

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1 INTRODUCCION LS TECNICS DIGITLES SISTEMS ELECTRONICOS NLOGICOS DIGITLES DIGITLES: *INFORMCION CODIFICD EN DOS UNICOS ESTDOS *SE S EN EL LGER OOLEN *LOS SISTEMS DIGITLES PUEDEN CLSIFICRSE EN: - SISTEMS CLEDOS SISTEMS PROGRMDOS COMINCIONLES DISP LÓGICOS PROG SECUENCILES MICROPROCESDORES MEMORIS MICROCONTROLDORES CONVERTIDORES

2 PROGRM TECNICS DIGITLES CPÍTULO : ÁLGER DE OOLE Teoremas y Postulados CPÍTULO 2: FUNCIONES LÓGICS y MINIMIZCIÓN Funciones Canónicas T:V Formas Standard Conceptos Métodos algebraicos y Gráicos CPÍTULO 3: SISTEM DE NUMERCIÓN Y CÓDIGOS Diversos sistemas de Numeración Códigos detectores y correctores CPÍTULO 4: RITMÉTIC INRI Sumadores Restadores Comparadores LU CPÍTULO 5: DECODIFICDORES Y DEMUX Diseño y síntesis circuitales

3 PROGRM TECNICS DIGITLES CPÍTULO 6: TECNOLOGÍ Flia CMOS PLD Display CPÍTULO 7: CONTDORES Y REGISTROS iestables Contadores Registro CPÍTULO 8: CIRCUITOS DE TIEMPO Diseño de osciladores Temporizadores CPÍTULO 9: CIRCUITOS SECUENCILES Diseño y Síntesis de utómatas CPÍTULO : MEMORIS Y USES NOT: En cada uno de los capitulos se va introduciendo VHDL La simulación y Síntesis se realiza con el programa OOLE-DEUSTO

4 ILIOGRFI TECNICS DIGITLES I : Rodolo Cavallero DISEÑO LOGICO DIGITL CON VHDL : S. rown Z Vranesic DISEÑO DE SISTEMS DIGITLES CON VHDL : S.Perez E. Soto DISEÑO DIGITL, PRINCIPIOS Y PRCTICS : John Wakerly GUIS DE ESTUDIO DE L CTEDR : Página Web de la Cátedra CUDERNILLOS DE CTEDR: utogestión

5 CRONOGRM DE DESRROLLO DE CTIVIDDES CDEMICS Clase Nro. UNIDD TEM Álgebra de oole x x 2 Funciones Logicas y su minimización x x x 3 Sistemas de Numeración y Códigos x x x 4 ritmética inaria x x 5 Codiicadores-Decodiicadores Multiplexores/Demux x x x 6 Tecnologia x x x x UNIDD Clase Nro TEM 7 iestables, Contadores y Registros x x x x 8 Circuitos de tiempo x x x x 9 Circuitos Secuenciales x x x x Memorias y Estructura de uses x x x R

6 FUNCIONMIENTO RELE

7 SISTEMS DIGITLES CONINCIONLES SECUENCILES

8 SISTEMS DIGITLES CONINCIONLES SECUENCILES

9 SISTEMS DIGITLES CONINCIONLES SECUENCILES

10 SISTEMS DIGITLES CONINCIONLES SECUENCILES

11 SISTEMS DIGITLES CONINCIONLES SECUENCILES

12 SISTEMS DIGITLES CONINCIONLES SECUENCILES

13 SISTEMS DIGITLES CONINCIONLES SECUENCILES

14 SISTEMS DIGITLES CONINCIONLES SECUENCILES

15 SISTEMS DIGITLES CONINCIONLES SECUENCILES

16 SISTEMS DIGITLES CONINCIONLES SECUENCILES

17 SISTEMS DIGITLES CONINCIONLES SECUENCILES

18 SISTEMS DIGITLES CONINCIONLES SECUENCILES

19 LGER DE OOLE CLSE: Es un conjunto compuesto por ELEMENTOS suceptibles de poseer ciertas propiedades y tener entre ellos, o con elementos de otros conjuntos, ciertas relaciones CLSE UNIVERSL : ( U = ) Es el conjunto de todos los elementos que se van a tratar, CLSE VCI: ( ) No contiene ningun elemento OPERCIONES OOLENS ELEMENTOS CON PROPIEDD p CONJUNTO ELEMENTOS CON PROPIEDD q CONJUNTO COINCIDENCI UNION m =. M = +

20 DIGRMS DE VENN (Deinamos un Universo) DEFINMOS DOS CONJUNTOS Y HOMRES JOS HOMRES OESOS COINCIDENCI m =. UNION M = + m = JOS Y OESOS M = JOS O OESOS

21 POSTULDOS DEL LGRER DE OOLE DIGRM DE VENN ( DULIDD) + =. = + =. = + =. = = PROPIEDD CONMUTTIV PROPIEDD DISTRIUTIV + = + ( + C) = + C. =. + C N = (+)(+C) (+N) PROPIEDD DE INVRINCI PROPIEDD DEL COMPLEMENTO + = + = = U. =. =

22 TEOREMS DEL LGRER DE OOLE PRINCIPIO DE DULIDD: SE OTIENE UN EXPRESION DUL SI: (COMPROR EN POSTULDOS) (+) (.) ( ) () SORCION + CD N =. (++C+ N) = SOCITIV + (+C) = ( + ) + C..C = (.).C NEGCION DE MORGN = + =. =, =. = +

23 TEOREM DE DEMORGN VENN Observe: m 3 = M con lo que :. = +

24 FUNCION OR DISPLY F F SIMOLO LÓGICO OR F = +

25 FUNCION ND DISPLY F F SIMOLO LOGICO ND F =.

26 CIRCUITO NOT TV SIMOLO LOGICO - NOT CIRCUITO NOR TV SIMOLO LOGICO - NOR = + CIRCUITO NND TV SIMOLO LOGICO -NND =.

27 TV SIMOLO LOGICO O-EXCLUSIV = + + TV SIMOLO LOGICO O-EXCLUSIV NEGD (COMPRDOR DE IGULDD) = +

28 VHDL El lenguaje de programación VHDL (Very High Speed Integrated Circuit Hardware Description Languaje) es un lenguaje que describe el comportamiento del circuito, es decir describe el hardware En la Fig se observan los tres estilos de descripción ESTILOS DE DESCRIPCIÓN EN VHDL COMPORTMENTL (EHVIOR) LGORITMICO FLUJO DE DTOS RTL ESTRUCTURL JERRQUICO Fig. Estilos de descripción VHDL VHDL Lenguaje para síntesis y modelado de circuitos Fernado Pardo y Jose oluda Editorial laomega VHDL - David Maxinez - Editorial C.E.C.S. Diseño de sistemas con VHDL Editorial Paranino

29 VHDL ESTRUCTUR SIC DE UN RCHIVO FUENTE VHDL ENCEZMIENTO Library <nombre_libreria> Use<nombre_librería>.<nombre_paquete>. all ENTIDD Entity<nombre_entidad>is <listado de puertos> --Declaración de pines end <nombre_entidad>; RQUITECTUR rchitecture<nombre_arquitectura> o<nombre_entidad> is --Declaracion de señales internas --Declaracion de tipos de datos deinidos por el usuario --Declaracion de componentes en caso de instanciación begin --Cuerpo de la arquitectura --Se deine la uncionalidad del diseño con: --signaciones concurrentes --Procesos --Instanciación de componentes end<nombre_arquitectura>;

30 VHDL ENTIDD Y RQUITECTUR entity puerta is port (x, x2: IN IT; :OUT IT); end puerta; x x2 PUERT architecture ND o puerta is begin <= x ND x2 end ND; x x2 Fig. 4 Entidad y rquitectura

31 Metodología para la resolución de problemas lógicos Diseño de un circuito combinacional Cuando se diseña un circuito lógico combinacional, debemos realizar los siguientes pasos :. Construccion de la Tabla de Verdad. 2. Desarrollo de la expresión lógica 3. simpliicación de la expresión lógica 4. Implementación eiciente Ejemplo : SISTEM DE LRM Un supermercado tiene dos cajeros y cada uno de ellos dispone de un interruptor de pedal conectado a un sistema de alarma. Cuando se pulsa uno de estos interruptores, o ambos, se prende una luz en la gerencia. Plantee el sistema lógico correspondiente. Deinición de las variables de entrada y su comportamiento. Cajero Interruptor = interruptor abierto. = interruptor cerrado. Cajero 2 Interruptor = interruptor abierto. = interruptor cerrado.

32 2 Deinición de las variables de salida y su comportamiento. Luz de gerencia Lámpara F = alarma desactivada. = alarma activada 3. Tabla de verdad y expresión lógica 4 Implementación Entradas Salida

33 METODOS DE OTENCION DE L FUNCIÓN COMO SUMTORI DE MINTERM Para obtener una unción de la TV se suman los MINTERM que hacen uno ( ) la unción y se los suma. Volvamos al sistema de alarma: mi m m = = m + m2 + m3 m2 m3 = Σ, 2, 3 SIMPLIFICNDO: = = ( + ) +. P2 = +. P4 = ( + ).( +) P2 = +

34 COMO PRODUCTO DE MXTERM Para obtener una unción expresada en MXTERM se toman lo terminos que hacen cero () la TV y se niegan sus variables (Luego a través de la unción complemento lo vamos a demostrar). Veamos el ejemplo del sistema de alarma: Mi M3 = + = + = M3 M2 M M Se niegan las variables

35 FUNCION COMPLEMENTO: = Σ mi QUE HCEN CERO L FUNCIÓN = = Π Mj Ejemplo: Mj mi C = m + m3 + m5 + m6 M7 m M6 m NEGNDO EL COMPLEMENTO M5 m2 = m + m3 + m5 + m6 M4 m3 M3 m4 POR DE MORGN M2 m5 = m. m3. m5. m6 M m6 M m7 = (..C ) (..C ) (..C ) (..C ) PLICNDO DE MORGN NUEVMENTE = ( + + C) ( + + C) ( + + C) ( + + C) = M7. M4. M2. M

36 RELCIÓN ENTRE LOS OPERDORES LÓGICOS ND NEGR SLID NND NEGR ENTRDS Y SLIDS NEGR ENTRDS NEGR ENTRDS Y SLIDS OR NEGR SLID NOR EJEMPLOS + +.

37 FORMS STNDRT DE UN FUNCIÓN DESCRIPCION PROLEM ND/OR TV ND/OR NND/ND OR/ND NND/NND OR/NND NOR/NOR EJEMPLO: = m + m2 NOR/OR = + ND/OR = = + =. = ( + )( + ) = ( + ) + ( + ) NND/NND OR/NND NOR/OR

38 EJEMPLOS OTENCION FUNCIONES Y VHDL X3 X2 X = m3 + m4 + m5 + m7 SIMPLIFICNDO : = x2.x + x3.x2 IMPLEMENTCIÓN x x2 x3 continuación escribimos el codigo VHDL correspondiente ENTITY ejemplo IS PORT (x, x2, x3 : IN IT; : OUT IT); END ejemplo; RCHITECTURE LogicFunc OF ejemplo IS EGIN <= (x ND x2) OR (NOT x2 ND x3); END LogicFunc;

39 NÁLISIS DE CÓDIGO VHDL ENTITY ejemplo2 IS PORT (x, x2, x3, x4 : IN IT;,g : OUT IT); END ejemplo2; RCHITECTURE LogicFunc OF ejemplo2 IS EGIN <= (x ND x3) OR (NOT x3 ND x2); g <= (NOT x3 OR x) ND (NOT x3 OR x4); END LogicFunc; x x3 x2 g x4

40 EJEMPLO DE CODIGO VHDL Para STD_LOGIC hay un numero de valores legales, pero los mas importantes son :,, z (alta impedancia) y - (condiciones no importa) LIRRY ieee; USE ieee.std_logic_64.all; ENTITY ejemplo4 IS END ejemplo4; PORT (x, x2, x3 : IN STD_LOGIC; : OUT STD_LOGIC); RCHITECTURE LogicFunc OF ejemplo4 IS EGIN <= (NOT x ND NOT x2 ND x3) OR (xnd NOT x2 ND NOT x3) OR (x ND NOT x2 ND x3) OR (x ND X2 ND NOT x3); END LogicFunc;