PRUEBA DE ENTRADA. 1. Complete el diagrama de tiempos del circuito mostrado (dibuje la señal f ): (2 ptos.)

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Andrea Murillo Flores
hace 5 años
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1 CÓDIGO : LAB. Nº: 2 HORARIO: H Complete el digrm de tiempos del iruito mostrdo (diuje l señl ): (2 ptos.) 2. Implemente, usndo sólo ompuerts NAND, el iruito uy desripión VHDL se muestr: (2 ptos.) lirry ieee; use ieee.std_logi_1164.ll; port (,, : in std_logi; : out std_logi); rhiteture o ir is signl, y: std_logi; egin <= or ; y <= nor ; <= nd y; end ; 3. M+PlusII: Dig qué suederí si l ompilr un diseño (en VHDL o modo gráio) usted se olvid de her Set Projet to Current File (o CTRL+SHIFT+J) (1 pto.)

2 CÓDIGO : LAB. Nº: 2 HORARIO: H Complete el digrm de tiempos del iruito uy desripión en VHDL se muestr (diuje l señl ): (2 ptos.) lirry ieee; use ieee.std_logi_1164.ll; port (,, : in std_logi; : out std_logi); rhiteture o ir is signl, y: std_logi; egin <= nd ; y <= nor ; <= y or (not ); end ; 2. Estlez l veridd o lsedd de los siguientes enunidos (2 ptos.) ) El iruito uy slid es 1 undo dos its son igules onst sólo de un ompuert XOR. ) M+PlusII: Si l ompilión es ísi, l simulr no eistirán los tiempos de propgión de ls entrds hi ls slids. ) L siguiente líne de ódigo VHDL represent un ompuert NAND: <= not() or not(); d) Se requieren 4 ompuerts NAND pr implementr un NOR. 3. Implemente on ompuerts NAND el siguiente iruito: (1 pto.)

3 CÓDIGO : LAB. Nº: 2 HORARIO: H Diseñe el iruito del retángulo ( ) tl que éste veriique el unionmiento de un ompuert OR. = 1 (LED enendido) si l ompuert OR union orretmente. Sug.: Primero hg l tl de verdd del iruito (2 ptos.) Tl de Verdd: Ciruito: 2. Complete el ódigo VHDL del iruito uyo digrm de tiempos se muestr. (2 ptos.) lirry ieee; use ieee.std_logi_1164.ll; port (,, : in std_logi; : out std_logi); rhiteture o ir is egin end ; 3. M+PlusII: Dig l diereni entre un Compilión Funionl y un C. Físi. (1 pto.)

4 CÓDIGO : LAB. Nº: 2 HORARIO: H Implemente, usndo sólo ompuerts NOR, el iruito uyo digrm de tiempos se muestr. Sug.: Primero minimie on álger de Boole (2 ptos.) 2. Implemente el iruito desrito medinte el siguiente ódigo VHDL: (2 ptos.) lirry ieee; use ieee.std_logi_1164.ll; port (,, : in std_logi; : out std_logi); rhiteture o ir is signl, y: std_logi; egin <= nor ; y <= nd ; <= or y; end ; 3. Diseñe el iruito del retángulo ( ) tl que éste veriique el unionmiento de un ompuert NOT. = 1 (LED enendido) si l ompuert NOT union orretmente. (1 pto.)

5 CÓDIGO : LAB. Nº: 2 HORARIO: H Complete el digrm de tiempos (diuje l señl ) e implemente, on sólo ompuerts NOR, el iruito uyo ódigo VHDL se muestr: (2 ptos.) lirry ieee; Ciruito: use ieee.std_logi_1164.ll; port (, : in std_logi; : out std_logi); rhiteture o ir is egin <= ( nor ) or ( nd ); end ; 2. Diseñe el iruito del retángulo ( ) tl que éste veriique el unionmiento de un ompuert XOR. = 1 (LED enendido) si l ompuert XOR union orretmente. Sug.: Primero hg l tl de verdd del iruito (2 ptos.) Tl de Verdd: Ciruito: 3. Estlez l veridd o lsedd de los siguientes enunidos: (1 pto.) ) L siguiente líne de ódigo VHDL represent un ompuert NOR: <= not() nd not(); ) L prte del ódigo VHDL llmd Entidd desrie el unionmiento o estrutur del iruito. ) M+PlusII: En un ompilión unionl, l simulr no eistirán los tiempos de propgión de ls entrds hi ls slids d) El iruito uy slid es 1 undo dos its son dierentes onst sólo de un ompuert XNOR.

6 CÓDIGO : LAB. Nº: 2 HORARIO: H El iruito del retángulo ( ) verii el unionmiento de un ompuert AND ( = 1 si l ompuert AND union orretmente). Se le pide ompletr el digrm de tiempos de este iruito (diuje l señl ) (2 ptos.) 2. Estlez l veridd o lsedd de los siguientes enunidos: (2 ptos.) ) L siguiente líne de ódigo VHDL represent un ompuert XNOR: <= (not() nor not()) or ( nor ); ) Se requieren 6 ompuerts NOR pr implementr un XOR. ) M+PlusII: End Time = 1.0 us y Grid Size = 3.0 us son vlores válidos d) Se requieren 4 ompuerts NAND pr implementr un OR. 3. Complete el ódigo VHDL pr el siguiente iruito: (1 pto.) lirry ieee; use ieee.std_logi_1164.ll; port (, : in std_logi; : out std_logi); rhiteture o ir is egin end ;

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