Implementación en FPGA de un Código Reed Solomon RS(255,239)
|
|
- Agustín Méndez Mora
- hace 8 años
- Vistas:
Transcripción
1 Implementación en FPGA de un Código Reed Solomon RS(255,239) Pablo Gianni (UNRC), Gerardo Di Claudio (UNRC), Fernando Corteggiano (UNRC), Martín del Barco (ClariPhy Argentina S.A.) Universidad Nacional de Río Cuarto Facultad de Ingeniería. Ruta Nac Km CP X5804BYA - Río Cuarto - Córdoba - Argentina {giannipablo,gerardo.diclaudio}@gmail.com fcorteggiano@ing.unrc.edu.ar martin.delbarco@clariphy.com.ar Resumen En este trabajo se describe la implementación de un sistema de codificación y decodificación Reed-Solomon (RS) en un arreglo de compuertas programable (Field Programmable Gate Array, FPGA). En particular, se presenta la implementación de un código RS(255,239), el cual se utiliza en numerosas aplicaciones comerciales y militares. La arquitectura considerada está basada en el algoritmo de Berlekamp Massey reformulado y sin inversión (RiBM). Para la implementación en se utilizó el lenguaje de descripción de hardware (HDL) Verilog y una placa FPGA de Xilinx Spartan 3. Fig. Sistema básico de comunicación digital. I. INTRODUCCIÓN En la actualidad los sistemas de comunicaciones digitales han reemplazado a sus predecesores analógicos en casi la totalidad de las aplicaciones []. Esto es debido a diversos factores que han impulsado enormemente el desarrollo de esta tecnología, entre dichos factores se encuentran: mejor aprovechamiento del ancho de banda, la posibilidad de implementar repetidores y los volúmenes de transferencias de datos digitales cada vez más altos. En la Figura se observa un sistema básico de transmisión digital. La fuente de información (audio, video, datos) se codifica para generar símbolos, los cuales se modulan y transmiten a través del canal. En el receptor, la señal recibida se demodula y decodifica para estimar la información transmitida. El canal de transmisión introduce ruido y genera interferencia intersimbolo, efectos que degradan el desempeño del sistema de comunicación. Este problema se exacerba a medida que aumentan las velocidades de transmisión. Para mejorar la performance del sistema, se recurre al empleo de diversas técnicas como por ejemplo esquemas de codificación. Entre los sistemas de corrección de errores más utilizados en la industria se encuentran los códigos Reed Solomon (RS). A título de ejemplo, se puede mencionar que un codificador RS(255,239) ha sido adoptado para transmisiones a 0Gbps según G.709. Precisamente, la implementación de este sistema de codificación en un arreglo de compuertas programable (FPGA) se describe en el presente trabajo. II. CÓDIGOS REED-SOLOMON Los códigos Reed-Solomon son una clase de códigos cíclicos no binarios conformados por secuencias de n símbolos de m-bits, donde m es un entero positivo mayor que 2. A su vez k símbolos del total de n se corresponden con los símbolos de información y n-k = 2t son símbolos de paridad. Por lo tanto un RS(n, k) en m-bits por símbolo existe para todo n y k con una capacidad de corrección de t errores, tal que [2][3]: m 0 k n 2 2 () m m ( n, k) (2, 2 2 t ) (2) Para una técnica de codificación no binaria como la de RS, la distancia entre codewords se define en forma análoga a la distancia de Hamming, siendo esta el número de símbolos en que las secuencias difieren. Por lo que la distancia mínima se define de la siguiente manera: dmin 2t (3) d min t (4) 2 2 Trabajo de Práctica Profesional Supervisada realizada por los estudiantes Gianni y Di Claudio en ClariPhy Argentina SA 77
2 A. Codificación Dado que los códigos RS son cíclicos, análogamente al caso binario es posible codificarlos de forma sistemática. Esto se puede pensar como desplazar un polinomio mensaje m(x) en el extremo derecho de un registro de desplazamiento de k estados y luego concatenar con este un polinomio de paridad p(x) en los (n-k) registros más a la izquierda. X m( X) q( X) g( X) p( X ) (5) p( X) X m( X) mod g( X ) (6) U ( X) p( X) X m( X ) (7) La arquitectura del sistema de codificación se presenta en la Figura 2. Fig. 2 Etapas de funcionamiento: de Reed-Solomon 2t X El conmutador superior permanece cerrado durante los primeros k ciclos de reloj permitiendo que el símbolo de mensaje se introduzca dentro de los (n-k) registros de desplazamiento. Simultáneamente el conmutador inferior permanece en posición baja permitiendo propagar los k símbolos de información hacia la salida. Luego de k ciclos de reloj, el conmutador superior es abierto y el conmutador inferior se transfiere a la posición superior. En los (n-k) ciclos de reloj restantes se limpian los registros y es enviando el polinomio paridad p(x) hacia la salida. Son necesarios en total n ciclos de reloj para obtener la palabra codificada U(X). B. Decodificación Suponiendo que durante la transmisión de una determinada codeword, esta es corrupta con el siguiente patrón de error. Esta será recibida como: n n e( x) e X (8) n 0 n r( X) U ( X) e( X ) (9) Por lo tanto para poder corregir el patrón de error introducido durante la transmisión se sigue el siguiente procedimiento de decodificación: ) Cálculo del síndrome: evaluando el polinomio recibido con los elementos del campo extendido [4]. 2t 2t i i b i i i 0 i 0 S( X) S X r ( ) X (0) donde b es la raíz inicial del polinomio generador del código. 2) Resolución de la ecuación clave: a partir del cálculo del síndrome por medio de los algoritmos de Euclides o Berlekamp Massey [4][5] se encuentra los valores de los coeficientes del polinomios localizador de errores (x) y el evaluador de errores (x). 2 2t ( X) X X X 2 2t () 2 2t ( X) X X X 2 2t 3) Valuación de la ecuación clave: para hallar las posiciones de los errores que corresponden con las raíces inversas de (x) se utiliza el algoritmo de Chien. Una vez hallada las raíces de (x) el algoritmo de Forney procede a encontrar el valor de los errores introducidos a la codeword [4]. 2 b ( ) ( ) e (2) ( ) A partir de la determinación del valor del error introducido se corrige el mensaje recibido mediante la suma polinómica. III. ^ r( X) U ( X) e( X) e( X ) (3) IMPLEMENTACIÓN EN HARDWARE En el caso particular de la implementación en hardware se llevó a cabo un RS(255,239). La arquitectura empleada es la presentada en la Figura 3, haciendo uso de Verilog como lenguaje de descripción de hardware. Fig. 3 Diagrama de la Arquitectura implementada. A. Cálculo del Síndrome El módulo encargado de la obtención del síndrome se basa en una arquitectura de procesamiento paralelo en la cual se divide el cálculo de los 6 coeficientes en 6 sub-módulos denominados SyndromeSlice. Cada SyndromeSlice, Figura 4, valúa el polinomio recibido en una de las raíces del polinomio generador. De esta manera el arreglo de cálculo presenta a la salida los coeficientes de síndrome en 255 ciclos de reloj. A esto se le agrega un bloque de control que provee la señalización para los módulos posteriores así como la capacidad de detectar si el síndrome es diferente de cero. ^ 78
3 B. Resolución de la ecuación clave Para resolver la ecuación clave se seleccionó el algoritmo sistólico homogéneo RiBM, debido a que este presenta numerosas ventajas en lo referente a la complejidad del hardware necesario para el funcionamiento, como así también en la regularidad de sus bloques constitutivos. También presenta un retardo por camino crítico mínimo y una latencia (6 ciclos de reloj para este caso) similar en comparación con los demás algoritmos analizados en [5]. Fig. 7 Unidad de control módulo RiBM. Fig. 4 Módulo SyndromeSlice. El modo de operación del algoritmo RiBM se basa en dos módulos fundamentales denominados PE y Control. Los módulos PE se disponen en un arreglo de 24 unidades paralelas de cálculo vinculados entre sí como se puede apreciar en las Figuras 5 y 6, las cuales son controladas por el módulo Control (Figura 7). Los detalles del algoritmo y de cada uno de los bloques constitutivos se encuentran explicados en detalle en [5]. C. Valuación de la ecuación clave Para llevar a cabo esta operación se utiliza el método de Chien, el cual es un algoritmo de máximo esfuerzo. Esto es debido a que para hallar las raíces de la ecuación clave y de esta manera determinar la posición de los errores dentro de la codeword recibida, este algoritmo realiza la valuación del polinomio en todos los elementos del campo de Galois. La arquitectura empleada trabaja en conjunto con el algoritmo de Forney, que es el encargado de calcular el valor del error que fue introducido en el canal. Por lo tanto la operatoria completa requiere de 257 ciclos de reloj. En los cuales el primer ciclo es utilizado para cargar los registros del bloque ChienSearch con los coeficientes de la ecuación clave, durante los siguientes 255 ciclos se valúa el polinomio en cada uno de los 255 elementos del campo. Cuando alguno de estos elementos hace cero el polinomio localizador, el módulo Forney detecta este evento, calcula el valor del error y lo suma al símbolo de la codeword que se encuentra almacenada en la cola FIFO en el restante ciclo. Para la implementación de la inversión de elementos del campo de Galois, que es necesaria para la valuación de este algoritmo, se utiliza una memoria ROM. En la Figura 0 se observa lo antes detallado. Fig. 5 Módulo RiBM. '( l ) Fig. 6 Unidad PE módulo RiBM. Fig. 8 Algoritmo de Chien. 79
4 A partir del estudio realizado en [5] se obtiene que el camino crítico dentro de toda la arquitectura del decodificador no puede exceder de un multiplicador y un sumador, por este motivo es fundamental poseer un multiplicador que imponga la menor latencia, Figura. Fig. 9 Módulo ChienSlice. Como se puede apreciar la Figura 8 el módulo ChienSearch se divide en sub-bloques de cálculo denominados ChienSlice. El registro RA es el encargado de almacenar el coeficiente calculado por el algoritmo RiBM, como se puede observar en la Figura 9 se encuentra precedido por un multiplicador por un elemento del campo. De esta manera en un ciclo se almacena y multiplica el coeficiente de la ecuación clave. Es de interés destacar que con un adecuado ordenamiento de los módulos ChienSlice es posible obtener la derivada valuada del polinomio (x) como se lo hace en la estructura de cálculo presentada. La valuación del polinomio (x) entregado por el algoritmo RiBM se lleva a cabo por medio de los mismos módulos ChienSlice con la diferencia de que estos no requieren un ordenamiento específico. Fig. Arquitectura completa multiplicador de 8bits. Las bases canónicas ofrecen una buena compensación entre complejidad y latencia, pudiendo ser estas implementadas en lógica combinacional y en paralelo. La complejidad en la multiplicación sobre campos de Galois radica en el polinomio primitivo utilizado [7][8]. Fig. 0 Módulo Forney. D. Multiplicador El multiplicador utilizado fue presentado en [6], este trabajo propone una modificación al multiplicador de Mastrovito para generar una arquitectura que requiere menos compuertas en los caminos críticos, y así obtener un multiplicador con una menor latencia. Decodificador TABLA II. TABLA I. COMPARACIÓN DE LOS MULTIPLICADORES POLINÓMICOS S- ESP RELACIONADOS POR LA BASE Referencia AND XOR Time Delay Hasan [6] m 2 m 2 +m+2s T A+(m/s+log 2m)T X Mastrovito m 2 (2s+/2s) m 2 -(2/3)m T A+(+log 2m)T X En la Tabla II se presenta un resumen de la utilización de hardware llevada a cabo por cada uno de los diferentes algoritmos. Gracias a la arquitectura seleccionada y desarrollada es posible llevar la implementación en FPGA a un diseño en VLSI, sin la necesidad de realizar modificaciones de ningún tipo sobre el código en Verilog original. A partir de la síntesis para VLSI, para una tecnología de 65nm, se obtuvieron los siguientes resultados (Tabla IV) que son comparados con los de otros autores. CARACTERIZACIÓN POR COMPLEJIDAD Y LATENCIA DE LOS DIFERENTES MÓDULOS. Bloques Sum. Mult. Mux Latches Latencia Retardo Camino Crítico Cálculo Síndrome 2t 2t 2t 4t n Mult+Sum Cálculo RiBM 3t + 6t + 2 3t + 6t + 2 2t Mult+Sum Cálculo Chien/Forney 2t 2t + 2 2t + 2 2t max(mult+sum,rom) 2t 2t- 2 2t 0 Mult+Sum 80
5 TABLA III. Decodificador RESULTADOS DE IMPLEMENTACIÓN RS(255,239) Recursos Utilizados Número de Slice Flip Flops 70 Número de 4 input LUTs 353 Síndrome Número de Slice Flip Flops 48 Number of 4 input LUTs 30 RiBM Número de Slice Flip Flops 489 Número de 4 input LUTs 3,65 ChienForney Número de Slice Flip Flops 64 Número de 4 input LUTs 378 FIFO Buffer Número de Slice Flip Flops 29 Número de 4 input LUTs 403 Decodificador completo Número de Slice Flip Flops 0 Número de 4 input LUTs 4224 Implementación Latencia 275 clocks Retardo Camino critico 5,766ns Frecuencia de reloj 73Mhz Tasas de bit,38gbps TABLA IV. COMPARACIÓN DE RESULTADOS DE SINTESIS EN VLSI Decodificador Nº de Compuertas Latencia Frecuencia de reloj Tasa de bit Propio clocks 625 MHz 5,0 Gbps H. Lee[4] clocks 670 MHz 5,3 Gbps H. Lee[9] clocks 300 MHz 2,4 Gbps A. Kumar[0] clocks 750 Mhz 6,0 Gbps Comparando el número de compuertas de la Tabla IV se puede apreciar que el sistema desarrollado optimiza la utilización de compuertas de 0% y 65% respecto a los diseños presentados en [9] y [0] respectivamente mediante el uso del algoritmo RiBM. Si bien respecto al primer caso no es una mejora significativamente mayor si lo es respecto a la latencia del sistema que es mejorada respecto a todos los casos de comparación. IV. HARDWARE Y SOFTWARE EMPLEADO En primera instancia fue desarrollado un simulador de alto nivel en C++, que permitiera generar los datos necesarios para ser contrastados en la pruebas de testbench del hardware. Para realizar las pruebas de funcionamiento de los diferentes módulos se utilizó una placa de desarrollo de la firma DIGILENT Inc. la cual monta un chip de lógica programable FPGA Spartan III XC3S200 producido por la empresa Xilinx. Dicho chip posee 200K compuertas o 4320 celdas lógicas. Para la programación, depurado (Test Bench) y carga de la programación al chip FPGA se utilizó el entorno de desarrollo ISE 8.2i de Xilinx. Para la implementación en VLSI se utilizó la herramienta de desarrollo RC de Cadence. V. CONCLUSIONES La arquitectura seleccionada permitió realizar el módulo codificador y decodificador de una manera regular utilizando bloques sistólicos simples, los cuales tienen un camino crítico menor al de otras implementaciones. Es de destacar que debido a que el RiBM trabaja en paralelo con los coeficientes de los polinomios tanto de entrada como de salida, es posible llevar a cabo la extensión a arquitecturas de trabajo que ingresen más de un símbolo a la vez sin la necesidad de realizar cambios en este bloque. Esto resulta importante ya que permite alcanzar mayores velocidades de trabajo, las cuales son de interés en transmisiones por redes ópticas. El funcionamiento de los distintos módulos operacionales como así también del decodificador completo y del codificador es el correcto, con base en los resultados obtenidos a partir de las pruebas realizadas a nivel lógico (TestBenches) como en implementación en FPGA. Dado que el objetivo final del presente proyecto es realizar una implementación en VLSI, es necesario un desarrollo propietario del sistema de codificación y decodificación. Independizándonos de esta manera de la utilización de un core propietario que solo puede ser puesto en funcionamiento en una FPGA de un fabricante en particular. AGRADECIMIENTOS Los autores agradecen a Clariphy Argentina S.A., al Dr. Ing. Mario R. Hueda y a la comisión organizadora de la E.A.M.T.A. por el apoyo y asesoramiento prestado durante todo el desarrollo del presente trabajo. REFERENCIAS [] S. B. Wicker and V. K. Bhargava. Reed-Solomon Codes and Their Applications. New York IEEE Press, 994. [2] Bernard Sklar. Digital Communications Fundamentals and Applications. New Jersey Prentice Hall, 200. [3] R. H. Morelos-Zaragoza. The Art of Error Correcting Coding. John Wiley & Sons, Ltd, [4] H. Lee. A VLSI design of a High-Speed Reed-Solomon Decoder. 4th Annual IEEE ASIC/SOC Conf., pages , 200. [5] D. V. Sarwate, N. R. Shanbhag. High-Speed Architecture for Reed-Solomon Decoders. IEEE Trans. on Very Large Scale Integration (VLSI) Sys., Vol. 9, pages , No. 5, Oct [6] A. Reyhani-Masoleh, M. A. Hasan. Low Complexity Bit Parallel Architectures for Polynomial Basis Multiplication over GF(2 m ). IEEE Trans. on Comp., Vol. 53, pages ,No. 8, Aug [7] E. D. Mastrovito. On Fast Galois-Field Multiplication. IEEE Int. Symposium on Information Theory, pages , 99. [8] G. C. Ahlquist, B. Nelson, M. Rice. Optimal Finite Field Multipliers for FPGAs. fpl99.pdf, Disponible en línea, 999. [9] H. Lee. An area-efficient Euclidean algorithm block for Reed- Solomon decoder. IEEE Computer Society Annual Symposium on VLSI, pages , [0] A. Kumar; S. Sawitzki High Throughput and Low Power Reed Solomon Decoder for Ultra Wide Band, Record of the 39th Asilomar Conf. on Signals, Sys. and Comp., pages ,
Palabras Clave: Vídeo en FPGA, Procesamiento en Tiempo Real RESUMEN
Procesamiento de Vídeo en Tiempo Real Utilizando FPGA J. G. Velásquez-Aguilar, A. Zamudio-Lara Centro de Investigación en Ingeniería y Ciencias Aplicadas, Universidad Autónoma del Estado de Morelos, Cuernavaca,
Más detallesPROCESAMIENTO DIGITAL DE IMÁGENES MEDIANTE EL USO DE UN FPGA Y LENGUAJE VHDL
PROCESAMIENTO DIGITAL DE IMÁGENES MEDIANTE EL USO DE UN FPGA Y LENGUAJE VHDL N. E. Chávez Rodríguez*, A. M. Vázquez Vargas** *Departamento de Computación **Departamento de Procesamiento Digital de Señales
Más detallesQUIERES COMPROBAR CÓMO LAS REDES DETECTAN Y CORRIGEN ERRORES?
QUIERES COMPROBAR CÓMO LAS REDES DETECTAN Y CORRIGEN ERRORES? AUTORÍA MARÍA CATALÁ CARBONERO TEMÁTICA DETECCIÓN Y CORRECCIÓN DE ERRORES ETAPA CICLO MEDIO Y SUPERIOR DE INFORMÁTICA Resumen Hoy en día las
Más detallesESTRUCTURA Y TECNOLOGÍA A DE LOS COMPUTADORES I. TEMA 5 Introducción n a los Sistemas Digitales
ESTRUCTURA Y TECNOLOGÍA A DE LOS COMPUTADORES I TEMA 5 Introducción n a los Sistemas Digitales TEMA 5. Introducción n a los Sistemas Digitales 5.1 Sistemas Digitales 5.2 Sistemas Combinacionales 5.3 Sistemas
Más detalles1 1 0 1 x 1 0 1 1 1 1 0 1 + 1 1 0 1 0 0 0 0 1 1 0 1 1 0 0 0 1 1 1 1
5.1.3 Multiplicación de números enteros. El algoritmo de la multiplicación tal y como se realizaría manualmente con operandos positivos de cuatro bits es el siguiente: 1 1 0 1 x 1 0 1 1 1 1 0 1 + 1 1 0
Más detallesFigura 1. Símbolo que representa una ALU. El sentido y la funcionalidad de las señales de la ALU de la Figura 1 es el siguiente:
Departamento de Ingeniería de Sistemas Facultad de Ingeniería Universidad de Antioquia Arquitectura de Computadores y Laboratorio ISI355 (2011 2) Práctica No. 1 Diseño e implementación de una unidad aritmético
Más detallesLaboratorio 4: Uso de una FPGA
Laboratorio 4: Uso de una FPGA Objetivos: Conocer y comprender la estructura interna de una FPGA y su tarjeta de desarrollo que será usada en el laboratorio, y los cuidados y recomendaciones para evitar
Más detallesLaboratorio de Diseño de Sistemas Digitales
Proceso de Diseño Laboratorio de Diseño de Sistemas Digitales I Semestre 2008 Ing. Gabriela Ortiz L. Diseño Implementación Depuración Diseño: Concepto inicial. Cuál es la función que lleva a cabo el objeto?
Más detallesCONVERTIDORES DIGITAL ANALÓGICO Y ANALÓGICO - DIGITAL
CONVERTIDORES DIGITAL ANALÓGICO Y ANALÓGICO - DIGITAL CONVERTIDORES DIGITAL ANALÓGICO Las dos operaciones E/S relativas al proceso de mayor importancia son la conversión de digital a analógico D/A y la
Más detallesTema IV. Unidad aritmético lógica
Tema IV Unidad aritmético lógica 4.1 Sumadores binarios 4.1.1 Semisumador binario (SSB) 4.1.2 Sumador binario completo (SBC) 4.1.3 Sumador binario serie 4.1.4 Sumador binario paralelo con propagación del
Más detalles1. Representación de la información en los sistemas digitales
Oliverio J. SantanaJaria Sistemas Digitales Ingeniería Técnica en Informática de Sistemas Curso 2005 2006 1. Representación de la información en los sistemas digitales Durante Hoy Los digital tipo muchos
Más detallesIntroducción a los Sistemas Digitales
Tema Sistema Estructura y comportamiento Señal analógica y señal digital Señal binaria Sistemas de numeración Representación de números enteros Signo-magnitud Complemento a dos Codificación Códigos numéricos
Más detallesDispositivos Lógicos Programables (FPGAs) Guillermo Güichal Emtech www.emtech.com.ar
Dispositivos Lógicos Programables (FPGAs) Guillermo Güichal Emtech www.emtech.com.ar Temario Introducción Circuitos Digitales FPGAs Flujo y Herramientas de Diseño Diseño para Síntesis Simulación Ejemplos
Más detallesIntroducción a FPGAs. Contenido
Introducción a FPGAs Dra. Claudia Feregrino cferegrino@inaoep.mx Contenido 1. FPGA 2. Arquitectura genérica 3. Celda lógica 4. Field Programmable 5. Cómo se programa un FPGA 6. Herramientas de diseño 7.
Más detallesLo que definimos como CPU (Central Process Unit) o Unidad Central de Proceso, está estructurado por tres unidades operativamente diferentes:
Facultad de Ciencias Exactas y Naturales y Agrimensura Departamento de Ingeniería Cátedra : Proyecto Final Apuntes : Microprocesadores Tema 6-1 : Esquema de un µp. La CPU Lo que definimos como CPU (Central
Más detallesUNIDADES FUNCIONALES DEL ORDENADOR TEMA 3
UNIDADES FUNCIONALES DEL ORDENADOR TEMA 3 INTRODUCCIÓN El elemento hardware de un sistema básico de proceso de datos se puede estructurar en tres partes claramente diferenciadas en cuanto a sus funciones:
Más detalles18. Camino de datos y unidad de control
Oliverio J. Santana Jaria Sistemas Digitales Ingeniería Técnica en Informática de Sistemas Curso 2006 2007 18. Camino de datos y unidad de control Un La versatilidad una característica deseable los Los
Más detallesEl tamaño, estructura, número de bloques y la cantidad y conectividad de las conexiones varian en las distintas arquitecturas.
Que es una FPGA? Las FPGA s (Field Programmable Gate Array) Son dispositivos lógicos de propósito general programable por los usuarios, compuesto de bloques lógicos comunicados por conexiones programables.
Más detallesUniversidad Autónoma de Baja California Facultad de Ingeniería Mexicali
Sumadores En este documento se describe el funcionamiento del circuito integrado 7483, el cual implementa un sumador binario de 4 bits. Adicionalmente, se muestra la manera de conectarlo con otros dispositivos
Más detalles3.8 Construcción de una ALU básica
3.8 Construcción de una ALU básica En este punto veremos como por medio de compuertas lógicas y multiplexores, se pueden implementar las operaciones aritméticas básicas de una ALU. Esencialmente en este
Más detallesLa Unidad Procesadora.
La Unidad Procesadora. En un sistema digital complejo, la capa de hardware de la máquina es el nivel más bajo del modelo de capas de un sistema microcomputarizado. La unidad procesadora es una parte del
Más detallesTipos de sistemas digitales: Sistemas combinacionales: las variables de salida dependen en todo instante de los valores de las variables de entrada.
INTRODUCCIÓN A SISTEMAS DIGITALES Niveles de diseño: Nivel de arquitectura: identifica elementos de mayor nivel (CPU, memoria, periféricos, etc.) Nivel lógico: estructura interna de los componentes definidos
Más detallesUn filtro general de respuesta al impulso finita con n etapas, cada una con un retardo independiente d i y ganancia a i.
Filtros Digitales Un filtro general de respuesta al impulso finita con n etapas, cada una con un retardo independiente d i y ganancia a i. En electrónica, ciencias computacionales y matemáticas, un filtro
Más detallesCurso Completo de Electrónica Digital
CURSO Curso Completo de Electrónica Digital Departamento de Electronica y Comunicaciones Universidad Pontifica de Salamanca en Madrid Prof. Juan González Gómez Capítulo 4 CIRCUITOS COMBINACIONALES 4.1.
Más detallesFigura 1.12 Señalización analógica y digital de datos analógicos y digitales.
Los datos digitales se pueden representar por señales digitales, con un nivel de tensión diferente por cada uno de los dígitos binarios. Como se muestra en la figura 1.12, éstas no son las únicas posibilidades.
Más detallesTEMA7. SISTEMAS SECUENCIALES
Sistemas Secuenciales 1 TEMA7. SISTEMAS SECUENCIALES Los circuitos lógicos se clasifican en dos tipos: Combinacionales, aquellos cuyas salidas sólo dependen de las entradas actuales. Secuenciales, aquellos
Más detallesTema 16 ELECTRÓNICA DIGITAL LENGUAJES DE DESCRIPCIÓN DE LOS SISTEMAS DIGITALES (PARTE 1)
ELECTRÓNICA DIGITAL Tema 16 LENGUAJES DE DESCRIPCIÓN DE LOS SISTEMAS DIGITALES (PARTE 1) IMPORTANCIA DE LOS ESQUEMAS Los circuitos y sistemas electrónicos digitales cuya complejidad es limitada, se pueden
Más detallesInforme final Proyecto de Innovación Docente ID11/129. Uso de FPGAs y medios audiovisuales en la docencia de la Electrónica Digital
Informe final Proyecto de Innovación Docente ID11/129 Uso de FPGAs y medios audiovisuales en la docencia de la Electrónica Digital Participantes: Beatriz García Vasallo Raúl Rengel Estévez Miguel Ángel
Más detallesCircuitos Electrónicos. Primer parcial curso 2006-07
Circuitos Electrónicos. Primer parcial curso 2006-07 Ante el creciente interés por las apuestas deportivas, el Departamento Técnico de las Loterías y Apuestas del Estado os ha encargado la actualización
Más detallesDESARROLLO DE UN COPROCESADOR EN PUNTO FLOTANTE PARA LA RESOLUCIÓN DE LA ECUACIÓN DE POISSON 1D EN ESTRUCTURAS SOI. Ingeniería Electrónica
DESARROLLO DE UN COPROCESADOR EN PUNTO FLOTANTE PARA LA RESOLUCIÓN DE LA ECUACIÓN DE POISSON 1D EN ESTRUCTURAS SOI Ingeniería Electrónica Francisco Pasadas Cantos Granada 01 Directores: Antonio García
Más detallesConmutación. Conmutación telefónica. Justificación y definición.
telefónica Justificación y definición de circuitos de mensajes de paquetes Comparación de las técnicas de conmutación Justificación y definición. Si se atiende a las arquitecturas y técnicas utilizadas
Más detallesModificación y parametrización del modulo de Solicitudes (Request) en el ERP/CRM Compiere.
UNIVERSIDAD DE CARABOBO FACULTAD DE CIENCIA Y TECNOLOGÍA DIRECCION DE EXTENSION COORDINACION DE PASANTIAS Modificación y parametrización del modulo de Solicitudes (Request) en el ERP/CRM Compiere. Pasante:
Más detallesTema 1: Sistemas de comunicación digital. Transmisión digital (I.T.T. Telemática)
Tema 1: Sistemas de comunicación digital Transmisión digital (I.T.T. Telemática) Introducción Se entiende por comunicación al proceso por el cual se transfiere información desde un punto llamado fuente
Más detallesComunicaciones Digitales - Ejercicios Tema 3
Comunicaciones Digitales - Ejercicios Tema 3 007. 1. Considere el diagrama de rejilla para un canal discreto equivalente genérico con 4 coeficientes no nulos (memoria K p = 3) y una constelación -PAM.
Más detallesTEMA 4. Unidades Funcionales del Computador
TEMA 4 Unidades Funcionales del Computador Álvarez, S., Bravo, S., Departamento de Informática y automática Universidad de Salamanca Introducción El elemento físico, electrónico o hardware de un sistema
Más detallesEntorno de Ejecución del Procesador Intel Pentium
Arquitectura de Ordenadores Arquitectura del Procesador Intel Pentium Abelardo Pardo abel@it.uc3m.es Universidad Carlos III de Madrid Departamento de Ingeniería Telemática Entorno de Ejecución del Procesador
Más detallesDiseño de un sistema de adquisición de datos de un micrófono utilizando una FPGA
Diseño de un sistema de adquisición de datos de un micrófono utilizando una FPGA Experimental III: Introducción a la Microfabricación y FPGA - Instituto Balseiro Mauricio Tosi Diciembre de 2013 Resumen
Más detallesTema 11: Sistemas combinacionales
Tema 11: Sistemas combinacionales Objetivo: Introducción Generador Comprobador de paridad Comparadores Semisumador (HA) Sumador Completo (FA) Expansión de sumadores Sumador paralelo con arrastre serie
Más detallesFundamentos de Ethernet. Ing. Camilo Zapata czapata@udea.edu.co Universidad de Antioquia
Fundamentos de Ethernet. Ing. Camilo Zapata czapata@udea.edu.co Universidad de Antioquia Ethernet es el protocolo del nivel de enlace de datos más utilizado en estos momentos. Se han actualizado los estandares
Más detallesTELECOMUNICACIONES ANALÓGICAS Y DIGITALES
CARACTERÍSTICAS DE LAS SEÑALES EN TELECOMUNICACIONES ANALÓGICAS Y DIGITALES ANALÓGICO Y DIGITAL Son el principio fundamental para determinar los aspectos técnicos para la construcción de las redes de telecomunicaciones.
Más detallesTEMA 2: Representación de la Información en las computadoras
TEMA 2: Representación de la Información en las computadoras Introducción Una computadora es una máquina que procesa información y ejecuta programas. Para que la computadora ejecute un programa, es necesario
Más detallesTELECOMMUNICATION APPLICATION USING FPGA. A RADIO SOFTWARE APPROXIMATION
TELECOMMUNICATION APPLICATION USING FPGA. A RADIO SOFTWARE APPROXIMATION APLICACIONES PARA TELECOMUNICACIONES EMPLEANDO FPGAs: UNA APROXIMACIÓN A RADIO SOFTWARE Ferney Orlando Amaya Universidad Javeriana
Más detallesTema 7. SISTEMAS SECUENCIALES SISTEMAS SECUENCIALES SÍNCRONOS
Fundamentos de Computadores. Sistemas Secuenciales. T7-1 INDICE: Tema 7. SISTEMAS SECUENCIALES INTRODUCCIÓN SISTEMAS SECUENCIALES SÍNCRONOS TIPOS DE BIESTABLES o TABLAS DE ECITACIÓN DE LOS BIESTABLES o
Más detallesSOMI XVIII Congreso de Instrumentación MICROONDAS JRA1878 TRANSMISIÓN DE AUDIO Y VIDEO A TRAVÉS DE FIBRA ÓPTICA CON PREMODULACIÓN PCM
TRANSMISIÓN DE AUDIO Y VIDEO A TRAVÉS DE FIBRA ÓPTICA CON PREMODULACIÓN PCM J. Rodríguez-Asomoza, D. Báez-López, E. López-Pillot. Universidad de las Américas, Puebla (UDLA-P) Departamento de Ingeniería
Más detallesElectrónica Digital. Conceptos Digitales. Dr. Oscar Ruano 2011-2012 1
Electrónica Digital Conceptos Digitales Dr. Oscar Ruano 2011-2012 1 Magnitudes analógicas y digitales Magnitud Analógica: toma valores continuos: Por ejemplo la temperatura no varía de entre 20ºC y 25ºC
Más detalles320098 - ED - Electrónica Digital
Unidad responsable: 320 - EET - Escuela de Ingeniería de Terrassa Unidad que imparte: 710 - EEL - Departamento de Ingeniería Electrónica Curso: Titulación: 2015 GRADO EN INGENIERÍA DE SISTEMAS AUDIOVISUALES
Más detallesTema 2. La Información y su representación
Tema 2. La Información y su representación 2.1 Introducción. Un ordenador es una máquina que procesa información. La ejecución de un programa implica la realización de unos tratamientos, según especifica
Más detallesDISCOS RAID. Se considera que todos los discos físicos tienen la misma capacidad, y de no ser así, en el que sea mayor se desperdicia la diferencia.
DISCOS RAID Raid: redundant array of independent disks, quiere decir conjunto redundante de discos independientes. Es un sistema de almacenamiento de datos que utiliza varias unidades físicas para guardar
Más detallesANALIZANDO GRAFICADORES
ANALIZANDO GRAFICADORES María del Carmen Pérez E.N.S.P.A, Avellaneda. Prov. de Buenos Aires Instituto Superior del Profesorado "Dr. Joaquín V. González" Buenos Aires (Argentina) INTRODUCCIÓN En muchos
Más detallesDESCRIPCION DEL SITEMA MASTER.
DESCRIPCION DEL SITEMA MASTER. ESTRUCTURA. El sistema MASTER (Sistema Modular para Control Adaptativo en Tiempo Real) se ha implementado en base a un computador compatible PC-AT, dotado de una tarjeta
Más detalles1. Aplicación de la conmutación de circuitos y la conmutación de paquetes. 1.1 Sistema de señalización número 7 (SS7).
REDES DE COMPUTADORES I Lectura No. 5. TEMAS: 1. Aplicación de la conmutación de circuitos y la conmutación de paquetes. 1.1 Sistema de señalización número 7 (SS7). SISTEMA DE SEÑALIZACIÓN NÚMERO 7 (SS7)
Más detallesNo se requiere que los discos sean del mismo tamaño ya que el objetivo es solamente adjuntar discos.
RAIDS MODO LINEAL Es un tipo de raid que muestra lógicamente un disco pero se compone de 2 o más discos. Solamente llena el disco 0 y cuando este está lleno sigue con el disco 1 y así sucesivamente. Este
Más detallesResolución de problemas en paralelo
Resolución de problemas en paralelo Algoritmos Paralelos Tema 1. Introducción a la computación paralela (segunda parte) Vicente Cerverón Universitat de València Resolución de problemas en paralelo Descomposición
Más detallesRedes de Computadores I
Redes de Computadores I Proyecto Dropbox Guillermo Castro 201021015-4 Javier Garcés 201021002-2 4 de septiembre de 2013 3 PROTOCOLOS DB-LSP Y DB-LSP-DISC 1. Resumen La sincronización de archivos es hoy,
Más detallesCAPÍTULO III SISTEMA PAGING. breves mensajes a una terminal portátil. Este sistema es conveniente para personas que
CAPÍTULO III SISTEMA PAGING 3.1 Sistema Paging El paging es un sistema que tiene como meta principal la transmisión inalámbrica de breves mensajes a una terminal portátil. Este sistema es conveniente para
Más detallesVHDL. Lenguaje de descripción hardware Introducción e historia
VHDL. Lenguaje de descripción hardware Introducción e historia 2007 A.G.O. All Rights Reserved s descriptivos y niveles de abstracción s descriptivos: Comportamiento Se realiza la función sin información
Más detallesAritmética Binaria. Luis Entrena, Celia López, Mario García, Enrique San Millán. Universidad Carlos III de Madrid
Aritmética Binaria Luis Entrena, Celia López, Mario García, Enrique San Millán Universidad Carlos III de Madrid 1 Índice Representación de números con signo Sistemas de Signo y Magnitud, Complemento a
Más detallesCAPITULO 3: SISTEMAS ADICIONALES PARA EL CENTRO DE LLAMADAS DE EMERGENCIA
CAPITULO 3: SISTEMAS ADICIONALES PARA EL CENTRO DE LLAMADAS DE EMERGENCIA 3.1 INTRODUCCIÓN En un centro de llamadas de emergencia de nueve llamadas que se reciben solo una es real y las ocho restantes
Más detallesUNIVERSIDAD NACIONAL FEDERICO VILLARREAL FACULTAD DE INGENIERÍA ELECTRÓNICA E INFORMÁTICA SÍLABO
SÍLABO ASIGNATURA: MICROELECTRÓNICA CÓDIGO: 8F0108 1. DATOS GENERALES 1.1. DEPARTAMENTO ACADÉMICO : Ing. Electrónica e Informática 1.2. ESCUELA PROFESIONAL : Ingeniería de Mecatrónica 1.3. CICLO DE ESTUDIOS
Más detallesOBJETIVOS DE LA MATERIA... 4 PROGRAMA ANALÍTICO. CONTENIDOS TEÓRICOS Y PRÁCTICOS... 5 BIBLIOGRAFIA... 7
UNIVERSIDAD NACIONAL DE LA MATANZA DEPARTAMENTO DE INGENIERIA E INVESTIGACIONES TECNOLOGICAS INGENIERIA EN INFORMATICA ARQUITECTURA DE COMPUTADORAS (1109) Profesor Titular: Ing. Fernando I. Szklanny PLANIFICACIÓN
Más detallesQuality of Service MODULO I FUNDAMENTOS DE NETWORKING 14/04/2012. Ing. Nelwi Báez P. Msc. Página 0
MODULO I FUNDAMENTOS DE NETWORKING 14/04/2012 Ing. Nelwi Báez P. Msc. Página 0 Son las tecnologías que garantizan la transmisión de cierta cantidad de información en un tiempo dado (throughput). Calidad
Más detallesReprogramación de módulos de control
Reprogramación de módulos de control Componentes de un computador. 1)Bloque de Entrada: Se denomina bloque de entrada a todos los circuitos que se encuentran como receptores de las diferentes señales que
Más detallesELO211: Sistemas Digitales. Tomás Arredondo Vidal 1er Semestre 2007
ELO211: Sistemas Digitales Tomás Arredondo Vidal 1er Semestre 2007 Este material está basado en: textos y material de apoyo: Contemporary Logic Design 1 st / 2 nd edition. Gaetano Borriello and Randy Katz.
Más detallesby Tim Tran: https://picasaweb.google.com/lh/photo/sdo00o8wa-czfov3nd0eoa?full-exif=true
by Tim Tran: https://picasaweb.google.com/lh/photo/sdo00o8wa-czfov3nd0eoa?full-exif=true I. FUNDAMENTOS 3. Representación de la información Introducción a la Informática Curso de Acceso a la Universidad
Más detallesPor el rápido crecimiento de Internet la tecnología se ha tenido que adaptar para cubrir las
Capítulo 1 Introducción Por el rápido crecimiento de Internet la tecnología se ha tenido que adaptar para cubrir las demandas de mayor ancho de banda. Para cubrir esta demanda los proveedores de Internet
Más detallesTEMA 11. CIRCUITOS ARITMÉTICOS TICOS DIGITALES
TEM. CIRCUITOS RITMÉTICOS TICOS DIGITLES http://www.tech-faq.com/wp-content/uploads/images/integrated-circuit-layout.jpg IEEE 25 niversary: http://www.flickr.com/photos/ieee25/with/2809342254/ TEM. CIRCUITOS
Más detallesCapitulo I. Introducción
Capitulo I. Introducción 1.1 Descripción del trabajo El ser humano, como todos sabemos tiene la necesidad de comunicarse, de ser escuchado y sobretodo interactuar con los demás seres vivos que lo rodean.
Más detallesTRANSMISION DIGITAL. PCM, Modulación por Codificación de Pulsos
MODULACIÓN TRANSMISION DIGITAL La amplia naturaleza de las señales analógicas es evidente, cualquier forma de onda está disponible con toda seguridad en el ámbito analógico, nos encontramos con una onda
Más detallesPráctica 5. Curso 2014-2015
Prácticas de Seguridad Informática Práctica 5 Grado Ingeniería Informática Curso 2014-2015 Universidad de Zaragoza Escuela de Ingeniería y Arquitectura Departamento de Informática e Ingeniería de Sistemas
Más detallesRAID 0 : No redundante
RAID ECP RAID RAID - Redundant Array of Independent Discs, 1987 Combinar varios discos, pequeños y baratos, en un sólo dispositivo lógico de disco y distribuir los datos a través de las unidades físicas
Más detallesCircuitos Electrónicos. Septiembre 2005/2006. Problema 1º parcial
Circuitos Electrónicos. Septiembre 2005/2006. Problema 1º parcial Se pretende realizar el circuito lógico interno de una máquina tragaperras de tres ruletas. El sistema completo tiene un esquema como el
Más detallesCódigos para detección y corrección de errores en comunicaciones digitales
Códigos para detección y corrección de errores en comunicaciones digitales Raúl Alvarado Escamilla FIME-UANL ralvarad@gama.fime.uanl.mx RESUMEN El objetivo del presente trabajo es generar programas basados
Más detallesSINTESIS Y DESCRIPCIÓN DE CIRCUITOS DIGITALES UTILIZANDO VHDL ANTECEDENTES
ANTECEDENTES En los últimos diez años la industria electrónica ha tenido una gran evolución en el desarrollo de sistemas digitales; desde computadoras personales, sistemas de audio y vídeo hasta dispositivos
Más detallesT6. CIRCUITOS ARITMÉTICOS
T6. CIRCUITOS ARITMÉTICOS Circuitos Aritméticos Son dispositivos MSI que pueden realizar operaciones aritméticas (suma, resta, multiplicación y división) con números binarios. De todos los dispositivos,
Más detallesImplementación de algoritmos genéticos paralelos de grano burdo en redes locales de computadoras. Resumen
Implementación de algoritmos genéticos paralelos de grano burdo en redes locales de computadoras. Arturo Gómez Cortés y Raúl Leal Ascencio ITESO, Guadalajara Resumen El presente trabajo describe una arquitectura
Más detallesCapítulo 1 CAPÍTULO 1-INTRODUCCIÓN-
CAPÍTULO 1-INTRODUCCIÓN- 1 1.1 INTRODUCCIÓN El Procesamiento Digital de Señales es un área de la ingeniería que ha estado creciendo rápidamente a través de las últimas décadas. Su rápido desarrollo es
Más detallesANEXO 2: REPRESENTACION DE LA INFORMACION EN LOS COMPUTADORES
ANEXO 2: REPRESENTACION DE LA INFORMACION EN LOS COMPUTADORES SISTEMA DE NUMERACIÓN BASE 2 El sistema de numeración binario es el conjunto de elementos {0, 1} con las operaciones aritméticas (suma, resta,
Más detalles2.11.1 CONTRATAS Y SUBCONTRATAS NOTAS
NOTAS 1 Cuando en un mismo centro de trabajo desarrollen actividades trabajadores de dos o más empresas, éstas deberán cooperar en la aplicación de la normativa sobre prevención de riesgos laborales. A
Más detallesANEXO - D LOGICA BINARIA Aplicada a diagramas en escalera y de bloques para la programación de un mini PLC
ANEXO - D LOGICA BINARIA Aplicada a diagramas en escalera y de bloques para la programación de un mini PLC La lógica binaria fue desarrollada a principios del siglo XIX por el matemático George Boole para
Más detallesPuesto que la trama consta de 32 intervalos de tiempo iguales, la duración de cada intervalo o canal será de:
MÚLTIPLEX MIC DE 30 CANALES Como se ha ido viendo anteriormente, con el uso de técnica MIC (Modulación de Impulsos Codificados), podemos convertir una señal analógica en una señal digital de 64 Kbit/s.
Más detalles5.1.1 Sumadores con anticipación de Acarreo. g i = a i b i. c i = c i-1 p i + g i s i = p i + c i-1. c 0 = g 0 + c -1 p 0
5.1.1 Sumadores con anticipación de Acarreo. El sumador paralelo de n bits que se ha mostrado hasta ahora, tiene un nivel de retardo de 2*n puertas, pues necesita 2*n etapas de puertas lógicas para que
Más detallesELO211: Sistemas Digitales. Tomás Arredondo Vidal 1er Semestre 2008
ELO211: Sistemas Digitales Tomás Arredondo Vidal 1er Semestre 2008 Este material está basado en: textos y material de apoyo: Contemporary Logic Design 1 st / 2 nd Borriello and Randy Katz. Prentice Hall,
Más detallesIntroducción a la Programación 11 O. Humberto Cervantes Maceda
Introducción a la Programación 11 O Humberto Cervantes Maceda Recordando En la sesión anterior vimos que la información almacenada en la memoria, y por lo tanto aquella que procesa la unidad central de
Más detallesDiseño Lógico I Facultad de Ciencias Exactas y Tecnología UNT. Introducción. Fabricantes. Elevada complejidad. Facilitar tareas de diseño
Introducción Fabricantes Elevada complejidad Facilitar tareas de diseño Herramientas CAD DESCRIPCIÓN GRÁFICA DEL MODELO DE DISEÑO DE SISTEMAS COMPLEJOS Proceso de diseño Simplificado Antes de realizar
Más detallesACTIVIDAD TRABAJO COLABORATIVO I CURSO DE ESPECIALIZACION SEGURIDAD EN APLICACIONES MOVILES
ACTIVIDAD TRABAJO COLABORATIVO I CURSO DE ESPECIALIZACION SEGURIDAD EN APLICACIONES MOVILES Ing. Mauricio Ramírez Villegas Director del Curso Universidad Nacional Abierta y a Distancia 2014 Temáticas revisadas:
Más detallesSistemas Electrónicos Digitales. Práctica 1 Multiplicador de 8 bits secuencial con desplazamiento hacia la derecha
Sistemas Electrónicos igitales Práctica de 8 bits secuencial con desplazamiento hacia la derecha Javier Toledo Moreo pto. Electrónica, Tecnología de Computadoras y Proyectos Universidad Politécnica de
Más detalles2 Teoría de colas o líneas de espera
2 Teoría de colas o líneas de espera El tráfico en redes se puede modelar con la ayuda de la teoría de colas, es por ello ue es importante estudiarlas y comprenderlas. Existen varias definiciones sobre
Más detallesTEMA I: INTRODUCCIÓN A LA ELECTRÓNICA DIGITAL
TEMA I: INTRODUCCIÓN A LA ELECTRÓNICA DIGITAL 1. Electrónica Digital Antes de empezar en el tema en cuestión, vamos a dar una posible definición de la disciplina que vamos a tratar, así como su ámbito
Más detallesEl grupo de trabajo IEEE 802.15 ha definido tres clases de WPANs que se
2 Disposiciones generales. 2.1 Tipos de WPANs. El grupo de trabajo IEEE 802.15 ha definido tres clases de WPANs que se diferencian por su rango de datos, consumo de energía y calidad de servicio (QoS).
Más detallesRedes neuronales de picos en FPGAs: Diseño de una neurona con recursos mínimos
Redes neuronales de picos en FPGAs: Diseño de una neurona con recursos mínimos Dr. Julio César Martínez Romo Instituto Tecnológico de Aguascalientes Ingeniería Eléctrica y Electrónica E-mail: jucemaro@yahoo.com
Más detallesLos servicios que presta Internet. RETO: Conocer y utilizar los servicios que nos ofrece Internet.
Ciclo V - Informática. Guía # 2 Los servicios que presta Internet RETO: Conocer y utilizar los servicios que nos ofrece Internet. Correo Electrónico. Chat. FTP. Foros. Mensajería. Protocolo. Breve introducción
Más detallesCiclo de vida y Metodologías para el desarrollo de SW Definición de la metodología
Ciclo de vida y Metodologías para el desarrollo de SW Definición de la metodología La metodología para el desarrollo de software es un modo sistemático de realizar, gestionar y administrar un proyecto
Más detallesUna mirada práctica a los Micro-Kernels y los Virtual Machine Monitors François Armand, Michel Gien INFORMATICA III
Una mirada práctica a los Micro-Kernels y los Virtual Machine Monitors François Armand, Michel Gien INFORMATICA III DI PIETRO, Franco RODRIGUEZ, Matías VICARIO, Luciano Introducción En este papper se muestran
Más detallesTema 1 Introducción. Arquitectura básica y Sistemas Operativos. Fundamentos de Informática
Tema 1 Introducción. Arquitectura básica y Sistemas Operativos Fundamentos de Informática Índice Descripción de un ordenador Concepto básico de Sistema Operativo Codificación de la información 2 1 Descripción
Más detallesUniversidad de Buenos Aires Facultad De Ingeniería. Operaciones Lógicas. [75.40] Algoritmos y Programación I. 2do Cuatrimestre 2010
Universidad de Buenos Aires Facultad De Ingeniería Operaciones Lógicas [75.40] Algoritmos y Programación I 2do Cuatrimestre 2010 Cátedra: Ing. Pablo Guarna Autor: Bernardo Ortega Moncada Índice 1. Introducción
Más detallesTEMA 5. SISTEMAS COMBINACIONALES MSI.
Fundamentos de Computadores. Circuitos Combinacionales MSI T5-1 TEMA 5. SISTEMAS COMBINACIONALES MSI. INDICE: INTRODUCCIÓN DECODIFICADORES o REALIZACIÓN DE FUNCIONES CON DECODIFICADORES CONVERTIDORES DE
Más detallesINSTITUTO POLITÉCNICO NACIONAL ESCUELA SUPERIOR DE INGENIERIA MECANICA Y ELECTRICA INGENIERIA EN COMUNICACIONES Y ELECTRÓNICA ACADEMIA DE COMPUTACIÓN
I. P. N. ESIME Unidad Culhuacan INSTITUTO POLITÉCNICO NACIONAL ESCUELA SUPERIOR DE INGENIERIA MECANICA Y ELECTRICA UNIDAD CULHUACAN INGENIERIA EN COMUNICACIONES Y ELECTRÓNICA ACADEMIA DE COMPUTACIÓN LABORATORIO
Más detallesTarjeta de aplicación para circuito de voz de 60 seg
.mx Tarjeta de aplicación para circuito de voz de 60 seg Dispositivo: APR9600, PCB-744 Nota de Aplicación numero 5 Documentos asociados: RESUMEN. En la actualidad el manejo de los circuitos de APLUS se
Más detallesUnidad Didáctica. Códigos Binarios
Unidad Didáctica Códigos Binarios Programa de Formación Abierta y Flexible Obra colectiva de FONDO FORMACION Coordinación Diseño y maquetación Servicio de Producción Didáctica de FONDO FORMACION (Dirección
Más detallesCapítulo 5 Programación del algoritmo en LabVIEW
Programación del algoritmo en LabVIEW En este capítulo se describen las funciones que se emplearon para implementar el control PID wavenet en LabVIEW. El algoritmo wavenet fue implementado en LabVIEW para
Más detalles