Implementación en FPGA de un Código Reed Solomon RS(255,239)

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1 Implementación en FPGA de un Código Reed Solomon RS(255,239) Pablo Gianni (UNRC), Gerardo Di Claudio (UNRC), Fernando Corteggiano (UNRC), Martín del Barco (ClariPhy Argentina S.A.) Universidad Nacional de Río Cuarto Facultad de Ingeniería. Ruta Nac Km CP X5804BYA - Río Cuarto - Córdoba - Argentina Resumen En este trabajo se describe la implementación de un sistema de codificación y decodificación Reed-Solomon (RS) en un arreglo de compuertas programable (Field Programmable Gate Array, FPGA). En particular, se presenta la implementación de un código RS(255,239), el cual se utiliza en numerosas aplicaciones comerciales y militares. La arquitectura considerada está basada en el algoritmo de Berlekamp Massey reformulado y sin inversión (RiBM). Para la implementación en se utilizó el lenguaje de descripción de hardware (HDL) Verilog y una placa FPGA de Xilinx Spartan 3. Fig. Sistema básico de comunicación digital. I. INTRODUCCIÓN En la actualidad los sistemas de comunicaciones digitales han reemplazado a sus predecesores analógicos en casi la totalidad de las aplicaciones []. Esto es debido a diversos factores que han impulsado enormemente el desarrollo de esta tecnología, entre dichos factores se encuentran: mejor aprovechamiento del ancho de banda, la posibilidad de implementar repetidores y los volúmenes de transferencias de datos digitales cada vez más altos. En la Figura se observa un sistema básico de transmisión digital. La fuente de información (audio, video, datos) se codifica para generar símbolos, los cuales se modulan y transmiten a través del canal. En el receptor, la señal recibida se demodula y decodifica para estimar la información transmitida. El canal de transmisión introduce ruido y genera interferencia intersimbolo, efectos que degradan el desempeño del sistema de comunicación. Este problema se exacerba a medida que aumentan las velocidades de transmisión. Para mejorar la performance del sistema, se recurre al empleo de diversas técnicas como por ejemplo esquemas de codificación. Entre los sistemas de corrección de errores más utilizados en la industria se encuentran los códigos Reed Solomon (RS). A título de ejemplo, se puede mencionar que un codificador RS(255,239) ha sido adoptado para transmisiones a 0Gbps según G.709. Precisamente, la implementación de este sistema de codificación en un arreglo de compuertas programable (FPGA) se describe en el presente trabajo. II. CÓDIGOS REED-SOLOMON Los códigos Reed-Solomon son una clase de códigos cíclicos no binarios conformados por secuencias de n símbolos de m-bits, donde m es un entero positivo mayor que 2. A su vez k símbolos del total de n se corresponden con los símbolos de información y n-k = 2t son símbolos de paridad. Por lo tanto un RS(n, k) en m-bits por símbolo existe para todo n y k con una capacidad de corrección de t errores, tal que [2][3]: m 0 k n 2 2 () m m ( n, k) (2, 2 2 t ) (2) Para una técnica de codificación no binaria como la de RS, la distancia entre codewords se define en forma análoga a la distancia de Hamming, siendo esta el número de símbolos en que las secuencias difieren. Por lo que la distancia mínima se define de la siguiente manera: dmin 2t (3) d min t (4) 2 2 Trabajo de Práctica Profesional Supervisada realizada por los estudiantes Gianni y Di Claudio en ClariPhy Argentina SA 77

2 A. Codificación Dado que los códigos RS son cíclicos, análogamente al caso binario es posible codificarlos de forma sistemática. Esto se puede pensar como desplazar un polinomio mensaje m(x) en el extremo derecho de un registro de desplazamiento de k estados y luego concatenar con este un polinomio de paridad p(x) en los (n-k) registros más a la izquierda. X m( X) q( X) g( X) p( X ) (5) p( X) X m( X) mod g( X ) (6) U ( X) p( X) X m( X ) (7) La arquitectura del sistema de codificación se presenta en la Figura 2. Fig. 2 Etapas de funcionamiento: de Reed-Solomon 2t X El conmutador superior permanece cerrado durante los primeros k ciclos de reloj permitiendo que el símbolo de mensaje se introduzca dentro de los (n-k) registros de desplazamiento. Simultáneamente el conmutador inferior permanece en posición baja permitiendo propagar los k símbolos de información hacia la salida. Luego de k ciclos de reloj, el conmutador superior es abierto y el conmutador inferior se transfiere a la posición superior. En los (n-k) ciclos de reloj restantes se limpian los registros y es enviando el polinomio paridad p(x) hacia la salida. Son necesarios en total n ciclos de reloj para obtener la palabra codificada U(X). B. Decodificación Suponiendo que durante la transmisión de una determinada codeword, esta es corrupta con el siguiente patrón de error. Esta será recibida como: n n e( x) e X (8) n 0 n r( X) U ( X) e( X ) (9) Por lo tanto para poder corregir el patrón de error introducido durante la transmisión se sigue el siguiente procedimiento de decodificación: ) Cálculo del síndrome: evaluando el polinomio recibido con los elementos del campo extendido [4]. 2t 2t i i b i i i 0 i 0 S( X) S X r ( ) X (0) donde b es la raíz inicial del polinomio generador del código. 2) Resolución de la ecuación clave: a partir del cálculo del síndrome por medio de los algoritmos de Euclides o Berlekamp Massey [4][5] se encuentra los valores de los coeficientes del polinomios localizador de errores (x) y el evaluador de errores (x). 2 2t ( X) X X X 2 2t () 2 2t ( X) X X X 2 2t 3) Valuación de la ecuación clave: para hallar las posiciones de los errores que corresponden con las raíces inversas de (x) se utiliza el algoritmo de Chien. Una vez hallada las raíces de (x) el algoritmo de Forney procede a encontrar el valor de los errores introducidos a la codeword [4]. 2 b ( ) ( ) e (2) ( ) A partir de la determinación del valor del error introducido se corrige el mensaje recibido mediante la suma polinómica. III. ^ r( X) U ( X) e( X) e( X ) (3) IMPLEMENTACIÓN EN HARDWARE En el caso particular de la implementación en hardware se llevó a cabo un RS(255,239). La arquitectura empleada es la presentada en la Figura 3, haciendo uso de Verilog como lenguaje de descripción de hardware. Fig. 3 Diagrama de la Arquitectura implementada. A. Cálculo del Síndrome El módulo encargado de la obtención del síndrome se basa en una arquitectura de procesamiento paralelo en la cual se divide el cálculo de los 6 coeficientes en 6 sub-módulos denominados SyndromeSlice. Cada SyndromeSlice, Figura 4, valúa el polinomio recibido en una de las raíces del polinomio generador. De esta manera el arreglo de cálculo presenta a la salida los coeficientes de síndrome en 255 ciclos de reloj. A esto se le agrega un bloque de control que provee la señalización para los módulos posteriores así como la capacidad de detectar si el síndrome es diferente de cero. ^ 78

3 B. Resolución de la ecuación clave Para resolver la ecuación clave se seleccionó el algoritmo sistólico homogéneo RiBM, debido a que este presenta numerosas ventajas en lo referente a la complejidad del hardware necesario para el funcionamiento, como así también en la regularidad de sus bloques constitutivos. También presenta un retardo por camino crítico mínimo y una latencia (6 ciclos de reloj para este caso) similar en comparación con los demás algoritmos analizados en [5]. Fig. 7 Unidad de control módulo RiBM. Fig. 4 Módulo SyndromeSlice. El modo de operación del algoritmo RiBM se basa en dos módulos fundamentales denominados PE y Control. Los módulos PE se disponen en un arreglo de 24 unidades paralelas de cálculo vinculados entre sí como se puede apreciar en las Figuras 5 y 6, las cuales son controladas por el módulo Control (Figura 7). Los detalles del algoritmo y de cada uno de los bloques constitutivos se encuentran explicados en detalle en [5]. C. Valuación de la ecuación clave Para llevar a cabo esta operación se utiliza el método de Chien, el cual es un algoritmo de máximo esfuerzo. Esto es debido a que para hallar las raíces de la ecuación clave y de esta manera determinar la posición de los errores dentro de la codeword recibida, este algoritmo realiza la valuación del polinomio en todos los elementos del campo de Galois. La arquitectura empleada trabaja en conjunto con el algoritmo de Forney, que es el encargado de calcular el valor del error que fue introducido en el canal. Por lo tanto la operatoria completa requiere de 257 ciclos de reloj. En los cuales el primer ciclo es utilizado para cargar los registros del bloque ChienSearch con los coeficientes de la ecuación clave, durante los siguientes 255 ciclos se valúa el polinomio en cada uno de los 255 elementos del campo. Cuando alguno de estos elementos hace cero el polinomio localizador, el módulo Forney detecta este evento, calcula el valor del error y lo suma al símbolo de la codeword que se encuentra almacenada en la cola FIFO en el restante ciclo. Para la implementación de la inversión de elementos del campo de Galois, que es necesaria para la valuación de este algoritmo, se utiliza una memoria ROM. En la Figura 0 se observa lo antes detallado. Fig. 5 Módulo RiBM. '( l ) Fig. 6 Unidad PE módulo RiBM. Fig. 8 Algoritmo de Chien. 79

4 A partir del estudio realizado en [5] se obtiene que el camino crítico dentro de toda la arquitectura del decodificador no puede exceder de un multiplicador y un sumador, por este motivo es fundamental poseer un multiplicador que imponga la menor latencia, Figura. Fig. 9 Módulo ChienSlice. Como se puede apreciar la Figura 8 el módulo ChienSearch se divide en sub-bloques de cálculo denominados ChienSlice. El registro RA es el encargado de almacenar el coeficiente calculado por el algoritmo RiBM, como se puede observar en la Figura 9 se encuentra precedido por un multiplicador por un elemento del campo. De esta manera en un ciclo se almacena y multiplica el coeficiente de la ecuación clave. Es de interés destacar que con un adecuado ordenamiento de los módulos ChienSlice es posible obtener la derivada valuada del polinomio (x) como se lo hace en la estructura de cálculo presentada. La valuación del polinomio (x) entregado por el algoritmo RiBM se lleva a cabo por medio de los mismos módulos ChienSlice con la diferencia de que estos no requieren un ordenamiento específico. Fig. Arquitectura completa multiplicador de 8bits. Las bases canónicas ofrecen una buena compensación entre complejidad y latencia, pudiendo ser estas implementadas en lógica combinacional y en paralelo. La complejidad en la multiplicación sobre campos de Galois radica en el polinomio primitivo utilizado [7][8]. Fig. 0 Módulo Forney. D. Multiplicador El multiplicador utilizado fue presentado en [6], este trabajo propone una modificación al multiplicador de Mastrovito para generar una arquitectura que requiere menos compuertas en los caminos críticos, y así obtener un multiplicador con una menor latencia. Decodificador TABLA II. TABLA I. COMPARACIÓN DE LOS MULTIPLICADORES POLINÓMICOS S- ESP RELACIONADOS POR LA BASE Referencia AND XOR Time Delay Hasan [6] m 2 m 2 +m+2s T A+(m/s+log 2m)T X Mastrovito m 2 (2s+/2s) m 2 -(2/3)m T A+(+log 2m)T X En la Tabla II se presenta un resumen de la utilización de hardware llevada a cabo por cada uno de los diferentes algoritmos. Gracias a la arquitectura seleccionada y desarrollada es posible llevar la implementación en FPGA a un diseño en VLSI, sin la necesidad de realizar modificaciones de ningún tipo sobre el código en Verilog original. A partir de la síntesis para VLSI, para una tecnología de 65nm, se obtuvieron los siguientes resultados (Tabla IV) que son comparados con los de otros autores. CARACTERIZACIÓN POR COMPLEJIDAD Y LATENCIA DE LOS DIFERENTES MÓDULOS. Bloques Sum. Mult. Mux Latches Latencia Retardo Camino Crítico Cálculo Síndrome 2t 2t 2t 4t n Mult+Sum Cálculo RiBM 3t + 6t + 2 3t + 6t + 2 2t Mult+Sum Cálculo Chien/Forney 2t 2t + 2 2t + 2 2t max(mult+sum,rom) 2t 2t- 2 2t 0 Mult+Sum 80

5 TABLA III. Decodificador RESULTADOS DE IMPLEMENTACIÓN RS(255,239) Recursos Utilizados Número de Slice Flip Flops 70 Número de 4 input LUTs 353 Síndrome Número de Slice Flip Flops 48 Number of 4 input LUTs 30 RiBM Número de Slice Flip Flops 489 Número de 4 input LUTs 3,65 ChienForney Número de Slice Flip Flops 64 Número de 4 input LUTs 378 FIFO Buffer Número de Slice Flip Flops 29 Número de 4 input LUTs 403 Decodificador completo Número de Slice Flip Flops 0 Número de 4 input LUTs 4224 Implementación Latencia 275 clocks Retardo Camino critico 5,766ns Frecuencia de reloj 73Mhz Tasas de bit,38gbps TABLA IV. COMPARACIÓN DE RESULTADOS DE SINTESIS EN VLSI Decodificador Nº de Compuertas Latencia Frecuencia de reloj Tasa de bit Propio clocks 625 MHz 5,0 Gbps H. Lee[4] clocks 670 MHz 5,3 Gbps H. Lee[9] clocks 300 MHz 2,4 Gbps A. Kumar[0] clocks 750 Mhz 6,0 Gbps Comparando el número de compuertas de la Tabla IV se puede apreciar que el sistema desarrollado optimiza la utilización de compuertas de 0% y 65% respecto a los diseños presentados en [9] y [0] respectivamente mediante el uso del algoritmo RiBM. Si bien respecto al primer caso no es una mejora significativamente mayor si lo es respecto a la latencia del sistema que es mejorada respecto a todos los casos de comparación. IV. HARDWARE Y SOFTWARE EMPLEADO En primera instancia fue desarrollado un simulador de alto nivel en C++, que permitiera generar los datos necesarios para ser contrastados en la pruebas de testbench del hardware. Para realizar las pruebas de funcionamiento de los diferentes módulos se utilizó una placa de desarrollo de la firma DIGILENT Inc. la cual monta un chip de lógica programable FPGA Spartan III XC3S200 producido por la empresa Xilinx. Dicho chip posee 200K compuertas o 4320 celdas lógicas. Para la programación, depurado (Test Bench) y carga de la programación al chip FPGA se utilizó el entorno de desarrollo ISE 8.2i de Xilinx. Para la implementación en VLSI se utilizó la herramienta de desarrollo RC de Cadence. V. CONCLUSIONES La arquitectura seleccionada permitió realizar el módulo codificador y decodificador de una manera regular utilizando bloques sistólicos simples, los cuales tienen un camino crítico menor al de otras implementaciones. Es de destacar que debido a que el RiBM trabaja en paralelo con los coeficientes de los polinomios tanto de entrada como de salida, es posible llevar a cabo la extensión a arquitecturas de trabajo que ingresen más de un símbolo a la vez sin la necesidad de realizar cambios en este bloque. Esto resulta importante ya que permite alcanzar mayores velocidades de trabajo, las cuales son de interés en transmisiones por redes ópticas. El funcionamiento de los distintos módulos operacionales como así también del decodificador completo y del codificador es el correcto, con base en los resultados obtenidos a partir de las pruebas realizadas a nivel lógico (TestBenches) como en implementación en FPGA. Dado que el objetivo final del presente proyecto es realizar una implementación en VLSI, es necesario un desarrollo propietario del sistema de codificación y decodificación. Independizándonos de esta manera de la utilización de un core propietario que solo puede ser puesto en funcionamiento en una FPGA de un fabricante en particular. AGRADECIMIENTOS Los autores agradecen a Clariphy Argentina S.A., al Dr. Ing. Mario R. Hueda y a la comisión organizadora de la E.A.M.T.A. por el apoyo y asesoramiento prestado durante todo el desarrollo del presente trabajo. REFERENCIAS [] S. B. Wicker and V. K. Bhargava. Reed-Solomon Codes and Their Applications. New York IEEE Press, 994. [2] Bernard Sklar. Digital Communications Fundamentals and Applications. New Jersey Prentice Hall, 200. [3] R. H. Morelos-Zaragoza. The Art of Error Correcting Coding. John Wiley & Sons, Ltd, [4] H. Lee. A VLSI design of a High-Speed Reed-Solomon Decoder. 4th Annual IEEE ASIC/SOC Conf., pages , 200. [5] D. V. Sarwate, N. R. Shanbhag. High-Speed Architecture for Reed-Solomon Decoders. IEEE Trans. on Very Large Scale Integration (VLSI) Sys., Vol. 9, pages , No. 5, Oct [6] A. Reyhani-Masoleh, M. A. Hasan. Low Complexity Bit Parallel Architectures for Polynomial Basis Multiplication over GF(2 m ). IEEE Trans. on Comp., Vol. 53, pages ,No. 8, Aug [7] E. D. Mastrovito. On Fast Galois-Field Multiplication. IEEE Int. Symposium on Information Theory, pages , 99. [8] G. C. Ahlquist, B. Nelson, M. Rice. Optimal Finite Field Multipliers for FPGAs. fpl99.pdf, Disponible en línea, 999. [9] H. Lee. An area-efficient Euclidean algorithm block for Reed- Solomon decoder. IEEE Computer Society Annual Symposium on VLSI, pages , [0] A. Kumar; S. Sawitzki High Throughput and Low Power Reed Solomon Decoder for Ultra Wide Band, Record of the 39th Asilomar Conf. on Signals, Sys. and Comp., pages ,

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