METODOLOGÍA DE DISEÑO DE SISTEMAS SECUENCIALES

Transcripción

1 METODOLOGÍA DE DISEÑO DE SISTEMAS SECUENCIALES M. Mazo, S. E. Palazuelos, L. M. Bergasa Mayo 22

2 .- ASPECTOS GENERALES SOBRE CIRCUITOS SECUENCIALES. Los circuitos secuenciales se caracterizan porque las variables de salida, en un determinado instante, dependen de las variables de entrada en ese mismo instante y de la historia del circuito (los estados anteriores por los que haya pasado). Son, por tanto, sistemas capaces de memorizar cierta información de lo sucedido con anterioridad a un determinado momento (historia pasada por el circuito), y utilizar esta información conjuntamente con una combinación lógica de sus entradas de datos para determinar el futuro estado del sistema. Muchos de los sistemas digitales prácticos se realizan siguiendo la filosofía de los circuitos secuenciales (circuitos de control, sistemas de alarma y seguridad, relojes, etc). La estructura general de un circuito secuencial responde al diagrama de bloques de la figura (modelo de Huffman). Como se puede observar, incluye un circuito combinacional y una memoria (flip-flops por ejemplo). Existen u entradas físicas cada una de las cuales la identificaremos por la letra e (e, e,... e u- ), v salidas, que identificaremos por la letra s (s, s,... s v- ), y p elementos de memoria que identificaremos por la letra M (M, M,... M P- ). Cada elemento i de memoria tiene como entrada una variable que vamos a denominar por Q i (t+) y como salida otra que llamaremos Q i (t). Además existe una señal auxiliar que se denomina señal de reloj, CLK, que juega un papel fundamental en los sistemas secuenciales síncronos. Esta última señal no existe en los sistemas secuenciales asíncronos. Como se puede observar en la figura las entradas al bloque circuito combinacional están formadas por dos grupos: uno de entradas de datos (e, e,... e u- ) y otro de las salidas de la memoria [Q (t),... Q P- (t)]. Las salidas del circuito combinacional, parte constituyen las salidas de datos (s, s,... s v- ) y parte las entradas de los elementos de memoria [Q (t+),... Q P- (t+)], si bien en ciertos casos algunas de estas variables pueden ser comunes. El hecho de que parte de las salidas del circuito combinacional se introduzcan de nuevo a su entrada, previo paso por la memoria, se conoce como realimentación...- Tipos de circuitos secuenciales. Los sistemas secuenciales se pueden clasificar en dos grandes bloques: síncronos y asíncronos. Esta clasificación se hace atendiendo a los tipos de elementos de memoria (Mi) utilizados. La diferencia entre los sistemas secuenciales síncronos y asíncronos está en que en los primeros los cambios de estado son controlados por una señal de referencia común (señal de reloj) y los segundos no. En un circuito secuencial asíncrono ante un cambio en las señales de entrada de datos, las salidas alcanzarán sus niveles definitivos, transcurrido un tiempo que será función de los tiempos de propagación del circuito combinacional y de los elementos de memoria (en realidad las salidas de datos -s i - se estabilizarán cuando se estabilicen las salidas de los elementos de memoria, Q i (t)). Tiempos estos que pueden variar entre un valor mínimo y un máximo, y que por tanto introducen un cierto grado de incertidumbre en los tiempos que tardan en propagarse los cambios de las variables de entrada a sus salidas. Hay que advertir que pueden existir situaciones en las que no se alcance la estabilidad (estados metaestables), situaciones éstas que se tratan de evitar en los diseños de los circuitos (dos técnicas usuales para evitar la metaestabilidad son, una evitando excitaciones marginales y otra evitando, o al menos reduciendo, la propagación de señales

3 metaestables). Figura.- Estructura general de un circuito secuencial Según esto, en los circuitos secuenciales asíncronos después de producirse un cambio en las entradas hay que esperar un tiempo hasta que se estabilicen los valores de las salidas y sólo después de que se alcance esta estabilización se podrá realizar otro cambio en sus entradas, ya que en caso contrario no se verán reflejados en las salidas estos cambios. Evidentemente, el tiempo mínimo entre dos cambios consecutivos en las entradas de datos es función de los tiempos de propagación del circuito combinacional y elementos de memoria. El gran inconveniente de los circuitos asíncronos es que la incertidumbre de los tiempos de propagación se traducen en incertidumbres en el cambio de las señales de salida. Los circuitos síncronos lo que hacen es eliminar esta incertidumbre utilizando una señal de sincronismo o señal de reloj. La señal de reloj lo que hace es permitir que los cambios en las entradas y en los estados internos tengan efecto sobre el resto del sistema sólo en instantes discretos de tiempo; instantes a los que denominaremos por t, t+, t+2,... Estos instantes discretos suelen coincidir con los flancos de subida o bajada de la señal de reloj. Así, si nos fijamos en el circuito de la figura, la salida que adopten los elementos Mi de memoria, después de un flanco de reloj (CLK), será función únicamente de los valores que tenían sus entradas en el instante anterior al flanco de CLK. Finalmente indicar que si bien parece que los circuitos síncronos presentan ventajas frente a los asíncronos, no siempre es así. De hecho al realizar el diseño de un circuito VLSI (Very Large Scale Integration), es necesario establecer una comparación rigurosa entre las alternativas síncrona y asíncrona, a fin de valorar las limitaciones y restricciones de ambos modos de 2

4 operación. Actualmente existe un auge e interés por el diseño de circuitos VLSI asíncronos o autotemporizados, ya que el aumento de velocidad de operación y la complejidad de los circuitos digitales conllevan grandes problemas para conseguir que las señales de reloj que se propaguen por caminos diferentes tengan idénticos tiempos de propagación. Esto hace que la distribución de la señal de reloj dentro de los circuitos digitales es una tarea compleja, siendo una de las razones de esta complejidad los retrasos en la señal de reloj (lo que se conoce como clock skew), además de los problemas de interferencias que puede sufrir la señal de reloj (cross-talk). Nosotros aquí no vamos a entrar en el estudio de todos estos detalles porque están fuera de los objetivos de este libro. 2.- ASPECTOS BÁSICOS SOBRE CIRCUITOS SECUENCIALES SÍNCRONOS En este capítulo se van a presentar los aspectos más importantes que intervienen en el diseño de sistemas secuenciales síncronos. Como ya se ha comentado, muchos de los sistemas digitales prácticos responden a la filosofía de funcionamiento de los sistemas síncronos, por lo tanto la evolución de las diferentes variables, que responden a un determinado diagrama de flujo, está sincronizada con una señal de reloj. Para facilitar la compresión de los diferentes conceptos que intervienen en el diseño de sistemas secuenciales síncronos se va a comenzar por el análisis de algunos de estos sistemas. Posteriormente se tratarán los aspectos relacionados con el diseño (que es el más importante), centrándonos en dos configuraciones básicas: Autómatas deterministas de Mealy y de Moore (también denominados como máquinas de Mealy y de Moore). Si bien la palabra autómata puede tener diferentes significados (es frecuente relacionar la palabra autómata con las máquinas capaces de imitar funciones de movimientos de los seres vivos, equipos electrónicos de control industrial, etc), en nuestro caso se utiliza para definir sistemas electrónicos capaces de tratar información. Así, un autómata puede ser un dispositivo con unos terminales de entrada y salida de datos (ver figura ) y una señal de reloj (CLK). El autómata transforma los datos de entrada en otros datos de salida y todo ello sincronizado con la señal CLK. En este contexto, ejemplos de autómatas sencillos son: contadores digitales, sumadores, registros, unidades aritmético-lógicas, unidades de control, etc. Un ejemplo de autómata más complejo sería un ordenador. El autómata recibe los datos de entrada uno detrás de otro, distribuidos en el tiempo (esto es, secuencialmente). Como tal sistema secuencial, los datos de salida del autómata, en cada instante serán función de los datos de entrada en ese mismo instante y de las secuencias de datos previas (historia pasada por el autómata). Esto significa que ante una misma entrada la salida del autómata puede ser diferente dependiendo de la historia. Finalmente, indicar que la realización física de sistemas secuenciales síncronos (autómatas) puede llevarse a cabo utilizando diferentes alternativas tecnológicas, si bien actualmente la más frecuente es utilizando Dispositivos Lógicos Programables (PLDs). 3

5 3.- DEFINICIÓN DE SISTEMAS SECUENCIALES SÍNCRONOS (MÁQUINAS DE ESTADOS FINITOS O AUTÓMATAS DE ESTADOS FINITOS) Un sistema secuencial síncrono se puede describir como una secuencia de eventos que se producen en instantes discretos de tiempo, impuestos por la señal de reloj (coincidiendo, normalmente con los flancos de subida o bajada de los pulsos de reloj). A estos instantes, como ya se ha indicado anteriormente, le denominaremos t, t+, t+2,... El modelo matemático que describe un sistema secuencial síncrono es la máquina de estados finitos o autómata de estados finitos. El calificativo de estados finitos se debe a que el sistema secuencial tendrá una memoria finita y por tanto solamente podrá almacenar un número finito de estados. La máquina de estados finitos, como ya se vio anteriormente, se puede representar como se indica en la figura 2 donde los elementos de memoria pueden ser flip-flops (FF). Antes de proseguir vamos a hacer referencia a la nomenclatura que se va a utilizar en lo que sigue:.- Las diferentes combinaciones de las entradas (combinaciones de y en los terminales físicos e, e,... e u- ) les denominaremos simplemente entradas y las identificaremos por la letra x; así x, x,... representan diferentes combinaciones de las entradas físicas e, e,... e u-. Al conjunto de todas las posibles combinaciones de las señales de entrada, que con u terminales físicos de entrada pueden ser n = 2 u, lo identificaremos por X = {x, x,..., x n- }. Así por ejemplo, con dos entradas físicas podemos tener las siguientes combinaciones de las señales de entrada: x =, x =, x 2 = y x 3 =. 2.- Las diferentes combinaciones de las salidas físicas de los flip-flops (Q,... Q P- ), que constituyen los estados del autómata, los identificaremos por la letra q ; así q, q,... representan diferentes estados (combinaciones de Q,... Q P- ). Al conjunto de los diferentes estados, que con p flip-flops pueden ser m = 2 p, lo identificaremos por Q = {q, q,..., q m- }. Así por ejemplo con 3 fli-flops (Q, Q, Q 2 ) los estados posibles son: q =, q =, q 2 =, q 3 =, q 4 =, q 5 =, q 6 =, q 7 =. 3.- Las diferentes combinaciones de salida les denominaremos simplemente salidas y las identificaremos por la letra z ; así z, z... representan diferentes combinaciones de las salidas físicas s, s,... s v-. Al conjunto de las combinaciones de las salidas, que con v salidas físicas pueden ser r = 2 v, lo identificaremos por Z = {z, z,..., z r- }. Así por ejemplo, con dos salidas físicas podemos tener las siguientes combinaciones de las salidas: z,=, z =, z 2 = y z 3 =. Con todo esto, si a una máquina de estados finitos, que denominaremos abreviadamente MEF, se le introducen datos a lo largo del tiempo, la salida, z(t), de la MEF, en un instante t será función de la entrada en ese instante, x(t) y de los estados internos q(t). Es evidente que si la memoria tiene p elementos (FF... FF P-), siendo p un número finito, el número de estados que se pueden almacenar será también finito. Dado que la memoria del sistema secuencial tiene como misión memorizar diferentes situaciones pasadas por el circuito desde su puesta en funcionamiento (estados internos) es evidente que si existe un número finito de elementos de 4

6 Figura 2.- Diagrama de bloques general de un autómata de estados finito memoria el número de estados internos también es finito. Observando la figura 2, se puede ver que las entradas de datos x(t), junto con las variables de estado q(t), constituyen las entradas del circuito combinacional. La salida del circuito combinacional está formada por las salidas de datos z(t) y por las salidas q(t+) El funcionamiento del autómata es tal que si recibe una nueva entrada en t, x(t),{x}, (se hace efectiva mediante la señal de reloj en el instante t) y se encuentra en el estado q(t),{q} (salidas de los FF), entonces la salida del autómata en el instante t será función de x(t) y q(t), esto es, z(t) = g[x(t),q(t)] y pasa a un nuevo estado que será función de x(t) y q(t) en el instante t+, esto es, denominando al nuevo estado q(t+) = f[x(t),q(t)]. A g se le denomina como función de salida y a f función de transición: q( t + ) = f [ x( t), q( t)] z( t) = g[ x( t), q( t)] En resumen una máquina de estados finitos se puede definir matemáticamente como una quíntupla de elementos: 5

7 siendo: MEF =< x, z, q, f, g > x: Datos de entrada, z: Datos de salida, q: Estados internos (variables de estado), f: función de transición o de estado siguiente, y g: función de salida. Las dos realizaciones básicas de los autómatas finitos son las máquinas de Mealy y de Moore. En las figuras 3 y 4 se muestran los diagramas de bloques de estas dos realizaciones básicas, donde se han reflejado los bloques combinacionales que representan las funciones de transición f y de salida g. Obsérvese que en ambos casos existe un bloque de memoria (realizado, por ejemplo, por flip-flops -FFi-) define el conjunto de estados (q) del autómata, y una realimentación de esos estados hacia el bloque combinacional que implementa la función de salida g. La diferencia entre ambas realizaciones reside en que en el autómata de Moore la salida z(t) es función únicamente del estado actual {q(t)}, mientras que en un autómata de Mealy la salida actual z(t)} depende tanto de los estados {q(t)} como de las entradas actuales {x(t)}. Este aspecto es de especial importancia a la hora de realizar el diseño de circuitos prácticos. El hecho de que en los autómatas de Mealy la salida sea función tanto de la entrada como de los estados: z(t) = g[x(t), q(t)] supone dos inconvenientes: ) la salida cambia si cambia la entrada, independientemente de la señal de reloj, 2) una transición de entrada puede provocar varias transiciones en la salida, ya que la salida depende tanto de x(t) como de q(t) y aunque después de recibir una entrada x(t), ésta permanezca constante, el estado q(t) cambiará, en general, y por tanto la salida z(t) puede tomar distintos valores para los dos distintos estados. Por contra, en los autómatas de Moore, para una única transición de la entrada, x(t), solamente se producirá una transición en la salida, z(t), ya que ésta sólo depende de q(t). Con el fin de clarificar estos aspectos fijémonos en los diagramas de bloques de los autómatas de Mealy y Moore y supongamos que los flip-flops son activos en el flanco de subida. En este caso la secuencia temporal de las diferentes fases del autómata en un ciclo de la señal de reloj es la mostrada en la figura 5, donde se han considerado los tiempos de set-up y propagación de los flip-flops y los de propagación de los circuitos combinacionales. Si ahora se considera un ejemplo como el mostrado en la figura 6 (donde se refleja una transición de entrada-dos entradas diferentes- y dos posibles estados diferentes), las salidas, considerando los dos tipos de autómatas, pueden ser las indicadas. En este ejemplo se considera que con entrada y estado actuales x a y q i la salida del autómata de Moore es z w, y la del Mealy z r. Como se puede observar al pasar la entrada de x a a x b, la salida del autómata de Moore no cambia (ya que el estado sigue siendo el mismo) pero sí lo hace el autómata de Mealy (se supone que la salida es z s para q i y x b ). 6

8 Figura 3.- Autómata de Mealy: z(t) = g[x(t), q(t)] Figura 4.- Autómata de Moore: z(t) =g[q(t)] 7

9 Toda máquina de Moore se puede transformar en una máquina de Mealy y viceversa. Figura 5.- Secuencia temporal de las diferentes fases del autómata en un ciclo de la señal de reloj Figura 6.- Ejemplo de temporización para autómatas de Moore y Mealy 8

10 4.- REPRESENTACIÓN DE LOS AUTÓMATAS Para representar el comportamiento de los circuitos secuenciales se utilizan tablas de estados o tablas de transición (en un formato similar a las tablas de verdad) y grafos (también conocidos como diagramas de estados), donde aparecen los diferentes estados (que son finitos) y las funciones de transición de las salidas para cada combinación de las entradas (que también son finitas). Estas tablas y grafos difieren dependiendo de si se trata de un autómata a máquina de Mealy o de Moore. 4..-Autómata de Mealy Tablas de estados o de transición: para el caso de los autómatas o máquinas de Mealy, la función de transición f y salida g se pueden representar mediante una tabla con tantas filas como estados, q, y tantas columnas como entradas, x. Si la fila k corresponde al estado q k y la columna m corresponde a la entrada x m, en la intersección de ambas se escribirá el valor de f(x m, q k ) y g(x m, q k ); bien de la forma f(x m, q k ) /g(x m, q k ) o bien f(x m, q k ), g(x m, q k ). En la tabla se muestra un ejemplo genérico de este tipo de tabla, para el caso de p estados (q... q P- ) y n posibles entradas. Observése que la salida actual depende tanto del estado actual como de la entrada. Tabla.- Ejemplo génerico de tabla de estados de autómatas de Mealy Como se puede ver, una tabla de estados o de transiciones no es más que una versión abreviada de tabla de verdad, en la que aparecen representados en una columna de entradas todas las posibles combinaciones de estados actuales y entradas actuales del sistema, y como salidas los estados siguientes y salidas actuales del sistema. 9

11 En el siguiente ejemplo se muestran estos dos tipos de tablas así como el grafo. Ejemplo : Supongamos un circuito secuencial con dos entradas físicas e, e, lo que supone que puede tener 4 posibles entradas x = {x =, x =, x 2 =, x 3 =}, 2 estados internos q ={q, q } (luego se pueden representar por una variable p, p = = q, y p= =q ) y una salida física, s, por tanto z puede adoptar 2 posibles valores: z={z =, z =}. Si de la definición del sistema se sabe que se debe cumplir: Estando en el estado q si se aplica una entrada el estado siguiente es q. La salida para el estado q y entrada es. Estando en el estado q si se aplica una entrada el estado siguiente es q. La salida para el estado q y entrada es. Estando en el estado q si se aplica una entrada el estado siguiente es q. La salida para el estado q y entrada es. Estando en el estado q si se aplica una entrada el estado siguiente es q. La salida para el estado q y entrada es. Estando en el estado q si se aplica una entrada el estado siguiente es q. La salida para el estado q y entrada es. Estando en el estado q si se aplica una entrada el estado siguiente es q. La salida para el estado q y entrada es. Estando en el estado q si se aplica una entrada el estado siguiente es q. La salida para el estado q y entrada es. Estando en el estado q si se aplica una entrada el estado siguiente es q. La salida para el estado q y entrada es. Todo esto se puede representar en una tabla de estados como la siguiente (tabla E..) Tabla E..- Tabla de estados del ejemplo La tabla de estados o de transición anterior se puede representar también de la forma indicada en la tabla E.2, basta con recordar que q =, q =, que al estado actual le denominaremos por q(t), al estado siguiente por q(t+), y las estradas y salidas actuales por x(t), z(t), respectivamente.

12 Tabla E.2.- Alternativa de representación de la tabla E. Estado actual q(t) Entrada actual x(t) x x x 2 x 3 Entrada actual x(t) x x x 2 x 3 Próximos estados q (t+) Salida z(t) Grafos: En este tipo de representación los estados se muestran dentro de círculos. La transición entre estados se indica con arcos que conectan dos estados y sobre estos arcos se indica la entrada que provoca la transición y la salida para esa entrada y el estado actual [x/g(x, q)]. En la figura 7 se muestra la forma general de un diagrama de estados o grafo para el caso de autómata de Mealy Figura 7.- Ejemplo que refleja la forma general de representar los diagramas de estados o grafo de los autómatas de Mealy. En la figura E. se representa el grafo correspondiente a la tabla del ejemplo.

13 Figura E..- Grafo del ejemplo Autómata de Moore Tablas de estados: para el caso de las máquinas de Moore, las tablas de estados son como la mostrada en la tabla 2. De nuevo, la tabla 2 muestra un ejemplo genérico de este tipo de tabla, para el caso de p estados (q... q P- ), n posibles entradas (x,... x n- ) y diferentes salida (z) Tabla 2.- Ejemplo genérico de tabla de estados para los autómatas de Moore. Ejemplo 2: Supongamos un circuito secuencial con dos entradas físicas e, e, lo que supone un total de 4 posibles entradas {,,,}, 4 estados internos Q ={q, q, q 2, q 3 } y una salida física, s, por tanto z puede adoptar 2 posibles valores:{, }. Si de la definición del sistema se sabe que se debe cumplir: 2

14 Para los estados q y q la salida es, y para los estados q 2 y q 3 la salida es. Estando en el estado q si se aplica una entrada el estado siguiente es q. Estando en el estado q si se aplica una entrada el estado siguiente es q. Estando en el estado q si se aplica una entrada ó el estado siguiente es q 2. Estando en el estado q si se aplica una entrada ó el estado siguiente es q. Estando en el estado q si se aplica una entrada el estado siguiente es q 3. Estando en el estado q si se aplica una entrada el estado siguiente es q 2. Estando en el estado q 2 si se aplica una entrada ó el estado siguiente es q 2. Estando en el estado q 2 si se aplica una entrada el estado siguiente es q. Estando en el estado q 2 si se aplica una entrada el estado siguiente es q. Estando en el estado q 3 si se aplica una entrada el estado siguiente es q 3. Estando en el estado q 3 si se aplica una entrada ó el estado siguiente es q. Estando en el estado q 3 si se aplica una entrada el estado siguiente es q 2. Todo esto se puede representar en una tabla como la siguiente Tabla E2..- Tabla de estados del ejemplo 2 Grafos: en este tipo de representación los estados y salidas actuales se muestran dentro de círculos. La transición entre estados se indica con arcos que conecta dos estados y sobre estos arcos se indica la entrada que provoca la transición. En la figura 8 se muestra la forma general de representación de un grafo para una máquina de Moore. En la figura E2. se representa el grafo correspondiente a la tabla anterior. 3

15 Figura 8.- Forma general de representar los grafos en los autómatas de Moore Figura E2..- Grafo del ejemplo 2 4

16 5.- ANÁLISIS DE CIRCUITOS SECUENCIALES SÍNCRONOS Si bien el aspecto más importante de los sistemas secuenciales es su diseño, en este apartado se va a abordar el tema de análisis. Con ello se pretende presentar al alumno los aspectos más importantes que aparecerán posteriormente en el diseño, lo que facilita la comprensión de este último. El análisis tiene por objetivo, dado un circuito secuencial, obtener unas tablas en las que se muestren, para cada combinación digital de sus entradas (entrada actual), y cada posible estado (estado actual) el estado siguiente al que pasa y el valor de las salidas para cada uno de los estados y combinaciones de las entradas. Esto es, la tabla de estados o grafo que define una máquina de Mealy o Moore. El proceso de análisis se puede sistematizar en los siguientes pasos, que se ilustran con un ejemplo de autómata de Mealy. Posteriormente se analizará un circuito que responda a un autómata de Moore. Ejemplo 3 (Análisis de un autómata de Mealy): Supóngase el circuito mostrado en la figura E3.. Como se puede observar es un sistema con una sola entrada (x) y salida (z), y dos flip-flops (JK) activos en el flanco de subida. Además, se puede ver que la salida es función de la entrada (x) y de las salidas de los flip-flops (estados), por lo tanto, la realización de este circuito responde a una máquina de Mealy. Figura E3..- Autómata de Mealy correspondiente al ejemplo 3 Los pasos a seguir son: 5..- Obtener las ecuaciones lógicas de las señales que se están aplicando a las entradas de los flip-flops: Estas ecuaciones lógicas reflejan la relación que existe entre las variables de entrada de los flip-flops (R, S -caso de flip-flops RS- J, K- caso de flip-flops JK- ó D- caso de flip-flops D-) en función de las salidas de los propios flip-flops que forman parte del sistema (circuito a 5

17 analizar), y entradas y salidas del sistema a analizar. En nuestro ejemplo las ecuaciones lógicas de las entradas de los flip-flops son: J = K = Q x J = Q x Q 2 2 K = Q x Obtener las ecuaciones lógicas del próximo estado de los flip-flops [Q(t+) ó /Q(t+)]: A partir de las ecuaciones de cada flip-flop, sustituir las expresiones lógicas de las entradas obtenidas en el punto. Recuérdese que las ecuaciones de los flip-flops son: BiestablesJK: Q(t + ) = J(t)Q(t) + K(t)Q( t) BiestablesT: Q(t + ) = T( t) Q( t) BiestablesD: Q(t + ) = D( t) Para el ejemplo, al tratarse de flip-flops JK, las ecuaciones lógicas de los próximos estados son Q ( t + ) = J ( t) Q ( t) + K ( t) Q ( t) = Q ( t) + Q ( t) x( t) Q ( t) Q ( t + ) = J ( t) Q ( t) + K ( t) Q ( t) = Q ( t) x( t) Q ( t) Q ( t) + Q ( t) x( t) Q ( t) simplificando estas expresiones se obtiene: Q ( t + ) = Q ( t) Q ( t + ) = Q ( t) + Q ( t) x( t) Q ( t) El tercer paso consiste en obtener la función lógica que relaciona las variables de salida del sistema con los próximos estados de los flip-flops (obtenidas en el paso 2) y las entradas del sistema. En el ejemplo solamente hay una salida (z) y ésta coincide con K 2 : z( t) = Q ( t) x( t) Representar la tabla de transición (con ceros y unos) en la que se muestren como entradas los diferentes estados actuales y las entradas actuales y como salidas los próximos estados y la salida actual del sistema. Téngase en cuenta que los valores de q(t) son las posibles combinaciones de Q 2 (t) Q (t) y por tanto los de q(t+) serán las de Q 2 (t+) Q (t+). Para el ejemplo la tabla de transición es (ver tabla E3.): 6

18 Tabla E3..- Tabla de transición correspondiente al ejemplo 3. Estado actual q(t) Q 2 (t) Q (t) Entrada actual x(t) Entrada actual x(t) Próximos estados q(t+) Salida z(t) [Q 2 (t+) Q (t+)] que de forma resumida, en el formato del autómata de Mealy, se puede escribir (ver tabla E3.2): Tabla E3.2.- Tabla de estados resumida del ejemplo 3 Estado actual q(t) Entrada actual x(t) / / / / / / / / q(t+)/z(t) Asignar a cada posible estado un nombre: q, q, q 2,...q n-. y reescribir la tabla obtenida en el punto 5.4) como tabla de estados. Para el ejemplo 3, haciendo la siguiente asignación de estados: q =, q =, q 2 =, q 3 =, la tabla de estados será (tabla E3.3) Tabla E3.3.- Tabla de estados del ejemplo 3 Estado actual q(t) Entrada actual x(t) 7

19 q q q 2 q 3 q 3 / q 3 / q 2 / q 2 / q / q / q / q 2 / q(t+)/z(t) Representar el diagrama de estados o grafo de comportamiento del sistema. A partir de la tabla anterior se obtiene el grafo de la figura E3.2: Figura E3.2.- Grafo correspondiente al ejemplo 3 Ejemplo 4 (análisis de un autómata de Moore): Para este ejemplo vamos a utilizar el circuito de la figura E4.. Como se puede observar la salida (de un solo terminal) depende únicamente de las salidas de los flip-flops (en este caso de tipo D), y por tanto se trata de un autómata de Moore. Figura E4..- Autómata de Moore correspondiente al ejemplo 4 Siguiendo los pasos anteriores se obtiene: 8

20 ) D = x( t) [ Q ( t) + Q ( t)] 2 D = x( t) [ Q ( t) + Q ( t)]) 2 2 2) Q ( t + ) = x( t) [ Q ( t) + Q ( t)] 2 Q ( t + ) = x( t) [ Q ( t) + Q ( t)]) 2 2 3) z( t) = Q ( t) Q ( t) 2 4) Tabla E4..- Tabla de transiciones del ejemplo 4. Estado actual q(t) Q 2 (t) Q (t) Entrada actual x(t) Salida actual z(t) q(t+) 5) Haciendo la siguiente asignación de estados: q =, q =, q 2 =, q 3 =, la tabla de estados será (ver tabla E4.2) Tabla E4.2.- Tabla de estados del ejemplo 4. Estado actual q q q 2 q 3 q(t) Entrada actual x(t) q q q q 2 q q 3 q q 3 q(t+) Salida actual s(t) 6) El Grafo de comportamiento del sistema es el mostrado en la figura E4.2 9

21 Figura E4.2- Grafo correspondiente al autómata de Moore del ejemplo SÍNTESIS DE CIRCUITOS SECUENCIALES SÍNCRONOS La síntesis de circuitos secuenciales síncronos tiene por objetivo obtener el esquema físico del circuito (formado por puertas lógicas y flip-flops) a partir de la descripción de la función que se quiere que realice el circuito. Los pasos a seguir son prácticamente los mismos que los del proceso de análisis, pero en sentido inverso. En lo que sigue se va a ver un método sistemático de diseño, tratando de minimizar el número de flip-flops. De forma resumida los pasos a seguir son: 6..- Planteamiento del problema Obtención del grafo (diagrama de estados) Obtención de la tabla de estados inicial Minimización de la tabla de estados Asignación de estados y obtención de la tabla de transición Obtención de las ecuaciones de salida del sistema Obtención de las tablas de excitación y ecuaciones de entrada de cada flip-flop del circuito Implementación del circuito. En lo que sigue se va a describir de forma general cada uno de estos pasos, reforzando las explicaciones con algunos ejemplos sencillos. Con el objetivo de conseguir mayor claridad al punto 4 (minimización de estados) se expondrán más adelante unos ejemplos partiendo de tablas de estados iniciales genéricas Planteamiento del problema Se trata de una descripción funcional del circuito a diseñar o, lo que es lo mismo, del problema a resolver. Esta descripción, generalmente, se realiza en lenguaje natural ayudado en algunos casos con un dibujo ilustrativo. 2

22 Ejemplo 5. Diseño de un autómata de Mealy: Se quiere diseñar un circuito que realice la suma de dos datos que llegan en serie por dos canales diferentes. Esto es, los bits de los sumandos se presentan secuencialmente y por parejas. Primero se presentan los bits de menor peso de ambos sumandos, el sumador los suma y obtiene el bit de menor peso del resultado y toma nota del acarreo, luego los siguientes y así sucesivamente. Los resultados secuenciales de la suma se supone que se almacenan en un registro (registro con entrada serie). El objetivo, por tanto, de este ejemplo es diseñar un circuito sumador serie. Ejemplo 6. Diseño de un autómata de Mealy: Se quiere diseñar un circuito secuencial síncrono que proporcione a su salida un nivel alto cada vez que en su línea de entrada se presente la secuencia ". Ejemplo 7. Diseño de un autómata de Moore: Se pide diseñar un circuito que recibe por una línea de entrada datos en serie y debe ser capaz de detectar secuencias de tres o más s consecutivos Ejemplo 8. Diseño de un autómata de Moore: Diseñar un circuito contador síncrono BCD módulo diez" Obtención del grafo (diagrama de estados) Partiendo del planteamiento del problema hay que obtener el grafo. Para ello hay que empezar por identificar el número de: estados, salidas y entradas al sistema; a continuación establecer la transición entre estados en función de las entradas, indicando los valores de las salidas del sistema en función del estado y la entrada. Sin duda esta es la parte más complicada del proceso de síntesis ya que es el más intuitivo y menos sistemático. Hemos de indicar que un mismo enunciado puede dar lugar a diferentes grafos iniciales, todos ellos válidos, pero que pueden ser muy diferentes y, por tanto, con mayor o menor complejidad de implementación. Sin duda el mejor grafo inicial será aquel que tenga un menor número de estados. De la habilidad, ingenio y experiencia del diseñador depende la calidad del grafo; sin embargo pese a todas estas cualidades no garantizan que el grafo inicial obtenido sea el mejor posible. Los pasos a seguir para establecer un grafo a partir del enunciado podrían resumirse en:.- Elegir una realización de máquina de Mealy o de Moore (en nuestro caso, tal como se ha indicado en los enunciados, los ejemplos y 2 deben diseñarse como máquinas de Mealy y los ejemplos 3 y 4 como Moore). 2.- Identificar estados y asignarle a cada uno un nombre, por ejemplo q, q, q 2..., entradas y asignarle un nombre, por ejemplo x, x,..., salidas y asignarle un nombre, por ejemplo z, z, Seleccionar un estado inicial, llamémosle q, (este estado inicial, en muchos casos, lo sugiere el propio enunciado). Partiendo de este estado inicial, y para cada una de las posibles combinaciones de entrada, establecer la salida y el siguiente estado (que puede ser otro o incluso él mismo) al que conduce cada una de las combinaciones de entrada. 4.- Si se trata de una máquina de Mealy: sobre cada flecha que une dos estados (la flecha sale del estado actual y finaliza en el estado siguiente) indicar la combinación de entrada (entrada actual) que origina dicha transición entre estados (transición que, como es sabido, se producirá 2

23 coincidiendo con un pulso de reloj, CLK) y la salida actual. 5.- Si se trata de una máquina de Moore: sobre cada flecha que une dos estados (la flecha sale del estado actual y finaliza en el estado siguiente) indicar la combinación de entrada (entrada actual) que origina dicha transición entre estados. Las salidas actuales, para cada estado, se indican junto al estado. 6.- El proceso indicado en 4) (caso de máquina de Mealy) o 5) (caso de máquina de Moore) se repite para todos los estados. Ejemplo 5: es fácil ver que existen dos entradas de datos, que llamaremos sumando A y B y una salida que es el resultado de la suma de dos bits y que llamaremos S. Para ver los estados que se necesitan solamente hay que darse cuenta que las dos situaciones que se pueden presentar es que la suma se realice con y sin acarreo (si se genera acarreo hay que almacenarlo y sumarlo con los dos bits A, B, siguientes). Por tanto si la suma no genera acarreo estamos en un estado que vamos a llamar q y si genera en uno q. Por otra parte sabemos que la tabla de verdad de un sumador de dos bits es la mostrada en la tabla siguiente. Tabla E5.. Tabla de verdad del sumador del ejemplo 5 Acarreo Anterior B A Suma (S) Acarreo Generado (q ) (q ) (q ) (q ) (q ) (q ) (q ) (q ) Según esto, si estando en el estado q (acarreo inicial ) los bits A y B toman valores A= y B=, A= y B= ó A= y B= la suma es,,, respectivamente y el acarreo generado es en todos los casos, por tanto se permanece en el estado q ; sin embargo si el dato es A= y B= la suma es S= y se produce acarreo, por tanto esta situación hace que el estado siguiente sea q. Por otra parte si estando en q (acarreo inicial ) los datos de entrada son A= y B=, A= y B= ó A= y B= la suma es (Acarreo inicia (l) + +=), (Acarreo inicial () + +=), (Acarreo inicial () + +=), respectivamente, y en todos los casos el acarreo generado es, lo que hace que permanezca en el estado q ; por contra si el dato es A= y B=, la suma es y el acarreo generado es, y se pasa al estado q. En resumen el grafo es el mostrado en la figura E5. 22

24 Figura E5..- Grafo correspondiente al ejemplo 5 Ejemplo 6: En este caso está claro que el circuito dispone de una sola entrada, que llamaremos e, y una salida, que llamaremos s. En cuanto a los estados, es evidente que se puede pensar inicialmente en los siguientes: Estado q : no se ha recibido el primer (estado inicial) Estado q : se ha recibido un primer. Estado q 2 : se ha recibido un y un. Estado q 3 : se ha recibido un, un y un. A partir de estos estados es fácil ver (siguiendo las sugerencias del punto 2.3) que: - Si estando en el estado q la entrada es se debe pasar al estado q, y si es se debe permanecer en q (la secuencia se rompe y se debe retornar al estado inicial). En ambos casos la salida debe ser. 2.- Estando en q (indicativo de que se ha recibido el primer ) si se recibe un se debe pasar al estado q 2 (indicativo de que se ha recibido un la secuencia ), si por contra se recibe un se debe interpretar a este como el primero de la posible secuencia, por tanto hay que permanecer en q. En ambos casos la salida debe ser. 3.- Si estando en q 2 se recibe un se pasa al estado q 3 (indicativo de haber recibido una secuencia ). En este caso la salida se debe poner a. Por contra si se recibe un, la secuencia se rompe, y hay que retornar al estado inicial q (es como si no se hubiera recibido ningún ); en este caso la salida debe ser. 4.- Si estando en q 3 (indicativo de que se ha recibido la secuencia ) se recibe un se debe retornar al estado q 2 (estado al que se llega con un como último dato). En este caso la salida debe ser. Si por contra el dato de entrada es se retorna al estado q, ya que este nuevo se considera como el primero de una nueva secuencia. Con todo ello el grafo resultante es el de la figura E6.. Figura E6..-Grafo correspondiente al ejemplo 6 23

25 Ejemplo 7: En este caso, de nuevo, el circuito dispone de una sola entrada, que llamaremos e, y una salida, que llamaremos s. En cuanto a los estados se puede pensar inicialmente en los siguientes: Estado q : no se ha recibido el primer (estado inicial) Estado q : se ha recibido un primer. Estado q 2 : se han recibido dos s consecutivos. Estado q 3 : se han recibido tres o más s consecutivos. A partir de estos estados se tiene: - Si estando en el estado q la entrada es se debe pasar al estado q, y si es se debe permanecer en q (la secuencia se rompe y se debe retornar al estado inicial). La salida estando en q debe ser. 2.- Estando en q (indicativo de que se ha recibido el primer ) si se recibe un se debe pasar al estado q 2 (indicativo de que se ha recibido un la secuencia ), si por contra se recibe un la secuencia se rompe, y hay que retornar al estado inicial q (es como si no se hubiera recibido ningún ). La salida estando en q debe ser. 3.- Si estando en q 2 se recibe un se pasa al estado q 3 (indicativo de haber recibido una secuencia ). Por contra si se recibe un, la secuencia se rompe, y hay que retornar al estado inicial q (es como si no se hubiera recibido ningún ). La salida estando en q 2 debe ser 4.- Si estando en q 3 (indicativo de que se ha recibido la secuencia ) se recibe un se debe retornar al estado q, y si la entrada es se debe permanecer en q 3. La salida estando en q 3 debe ser. Por tanto, el grafo es el mostrado en la figura E7. Figura E7.. Grafo correspondiente al ejemplo 7 Ejemplo 8: En este caso el circuito no debe tener ninguna entrada de datos (solamente la entrada de reloj CLK), como salida debe tener cuatro líneas (s 3, s 2, s, s ). En cuanto a los estados es evidente que serán (q, q, q 2, q 4,q 5, q 6, q 7, q 8 q 9 ), tantos como estados posibles tiene el contador. En este caso al no existir entradas, la transición entre estados, partiendo de un estado inicial (por ejemplo q ), se produce para cada pulso de reloj. En la figura E8. se muestra el grafo. Figura E8..- Grafo correspondiente al ejemplo Obtención de la tabla de estados inicial 24

26 Una vez obtenido el grafo es fácil obtener la tabla de estados, siguiendo el proceso inverso al visto en el apartado de análisis. Ejemplo 5: A partir del grafo de la figura E5. es inmediato obtener la tabla de estados indicada a continuación Tabla E5.2.- Tabla de estados del ejemplo 5 Estado actual Entrada actual x x x 2 x 3 q q q / q / q / q / q / q / q / q / Ejemplo 6: Para este caso la tabla de estados es la indicada a continuación (tabla E6.) Tabla E6..- Tabla de estados del ejemplo 6 Estado actual Entrada actual x x q q q 2 q 3 q / q / q 2 / q / q / q 3 / q 2 / q / Ejemplo 7: La tabla de estados para este caso es (tabla E7.) Tabla E7..- Tabla de estados del ejemplo 7 Estado actual Entrada actual x x Salida actual z s q q q 2 q 3 q q q q 2 q q 3 q q 3 Ejemplo 8: La tabla de estados para este caso es (tabla E8.) Tabla E8..- Tabla de estados del ejemplo 8 25

27 Estado actual q q q 2 q 3 q 4 q 5 q 6 q 7 q 8 q 9 Estado siguiente q q 2 q 3 q 4 q 5 q 6 q 7 q 8 q 9 q Salida actual z s 3 s 2 s s o Minimización de la tabla de estados La tabla de estados inicial obtenida en el apartado 3 no siempre es la óptima, por ello, y a fin de que la realización práctica se pueda hacer con el mínimo coste (menor número de flip-flops), se debe minimizar la tabla de estados. Una vez obtenida la tabla mínima, el número de flip-flops que se necesitan para implementar el circuito viene dado por la relación 2 número de biestables $Número de estados. El método que se va utilizar para obtener la tabla mínima es el de Huffman (otro método es el denominado de tablas de implicación). Estados equivalentes: Dos estados q i y q j se dice que son equivalentes (q i / q j ) si y sólo si para cada combinación de entradas posibles (llamémosle x a cada combinación posible) se cumple: ) las señales de salida correspondiente, llamémosle z i (si el estado inicial es q i ) o z j (si el estado inicial es q j ) son las mismas; y 2) los estados siguientes correspondientes también son equivalentes. Con el fin de ilustrar este proceso de minimización vamos a utilizar una tabla de estados suficientemente significativa, que nos permita tener una idea clara del proceso a seguir. La tabla que vamos a utilizar es la mostrada a continuación (tabla 3). Tabla 3.- Ejemplo de tabla a minimizar. Estado actual Entrada actual x x 26

28 q q q 2 q 3 q 4 q 5 q 6 q 7 q / q / q / q 4 / q 2 / q 7 / q / q / q / q / q 4 / q 5 / q / q 4 / q 3 / q 4 / Los pasos a seguir son: Dividir la tabla de estados en grupos de estados actuales tales que estados actuales en el mismo grupo tengan la misma salida ante la misma entrada (obsérvese que en la formación de estos grupos no se tiene en cuenta los próximos estados). Cada grupo de estos estados se puede nombrar con una letra o un número. En nuestro ejemplo, como se puede ver en la tabla 3 los estados actuales q, q, q 2 y q 6 tienen salidas, por otra parte los estados actuales q 3, q 4 y q 5 tienen salidas y el estado actual q 7 tiene salidas. Por tanto, siguiendo el punto 4., y denominando a los grupos por letras, se obtiene la siguiente división de la tabla de estados (tabla 3): Salidas Grupos A B C Estados actuales que constituyen el grupo Grupos de los próximos estados (*) q q q 2 q 6 q 7 q 3 q 4 q 5 A, A A, C A, B A, C C, C A, A A, A C, C (*) Grupos a los que pertenecen los próximos estados de cada estado actual. Así por ejemplo, los estados siguientes al estado actual q son q (que pertenece al grupo A) y q (que pertenece al grupo A); los estados siguientes al estado actual q 6 son q (que pertenece al grupo A) y q 4 (que pertenece al grupo C); los estados siguientes al estado actual q 5 son q 4 (que pertenece al grupo C) y q 5 (que pertenece al grupo C), Si en esta última tabla hay algún grupo (casillas de la segunda fila) dendro del cual hay algún estado actual que constituye el grupo que no tiene los mismos grupos de los próximos estados (casillas de la última fila), esto significa que los estados actuales de dicho grupo no son equivalentes entre sí. En este caso hay que dividir dicho grupo en otros más pequeños que contengan estados actuales con los mismos grupos de los próximos estados. Siguiendo esta idea, en nuestro ejemplo, el grupo A hay que dividirlo en tres grupos, que llamaremos A, D, E; el grupo C hay que dividirlo en dos grupos, que llamaremos C, F. Una vez realizada esta división, hay que asignar los nuevos grupos de los próximos estados. En nuestro caso resulta: 27

29 Salidas Grupos A D E B C F Estados actuales que constituyen el grupo Grupos de los próximos estados (*) q q q 6 q 2 q 7 q 3 q 4 q 5 A,D D,C D,C E,B C,C A,D A,D C,F Este proceso se repite hasta conseguir una tabla en la que los estados actuales que constituyen el grupo dentro de cada grupo tengan los mismos grupos de los próximos estados. Dentro de esta tabla final los estados actuales que constituyen el grupo dentro de cada grupo constituyen estados equivalentes entre sí, y por tanto se pueden sustituir por un único estado. Según esto, la última tabla es ya la tabla final, ya que los estados actuales que constituyen el grupo de cada grupo tienen los mismos grupos de los próximos estados. Por tanto q y q 6 son estados equivalentes y también lo son q 3 y q 4. Los nuevos estados se pueden identificar utilizando letras en sus subíndices. Así por ejemplo, se pueden identificar los estados finales utilizando como subíndice la letra del grupo al que pertenecen. En nuestro caso, por tanto, tenemos: q a = q, q b = q 7, q c = q 3 = q 4, q d = q =q 6, q e =q 2, y q f = q 5 y, sustituyendo estos nuevos estados en la tabla 3 se obtiene la tabla mínima equivalente a la misma, que resulta ser la mostrada a continuación (tabla 4): Tabla 4.- Tabla mínima correspondiente a la tabla 3 Estado actual Entrada actual x x q a q b q c q d q e q f q a / q d / q c / q c / q a / q d / q d / q c / q e / q b / q c / q f / Para los ejemplos 5, 7 y 8, se puede comprobar que las tablas de estados son las mínimas, por tanto no procede la realización de este punto Asignación de estados y obtención de la tabla de transición resultante La asignación de estados consiste en asignar a cada estado de la tabla de estados mínima un combinación binaria de las salidas de los flip-flops. Esta asignación no es única y, por tanto, la complejidad (número de puertas a utilizar en la realización del circuito) del sistema final también será diferente. Evidentemente, una alternativa para encontrar el circuito más reducido sería realizar todas las alternativas y después elegir la más sencilla. Esto, sin embargo, sólo es posible utilizando programas informáticos para un número de flip-flops reducido. En caso contrario el número de posibles realizaciones es muy grande, lo que conlleva un elevado tiempo de diseño. Téngase presente que si hay N estados se necesitan m flip-flops, tal que 2 m $N, y el número de 28

30 posibles asignaciones viene dado por: m m 2 2 m N N!! = ( 2 N)! Una alternativa práctica es utilizar ciertas reglas, basadas únicamente en los estados actuales q(t) y próximos q(t+) de la tabla de estados. Estas reglas, sin entrar en su justificación, lo que persiguen es que las combinaciones binarias de los estados actuales, q(t), y sus próximos estados, q(t+), sean adyacentes (que sólo se diferencien en un bit). De forma resumida estas reglas son:.- Buscar en la tabla de estados, estados actuales (q(t)) que tengan idénticos próximos estados para las mismas entradas. Esto es, buscar por filas estados actuales que tienen dentro de cada columna (cada columna se corresponde con una entrada) de estados próximos, estados próximos iguales. A los estados actuales que cumplen esta condición les vamos a llamar actuales-uno, y a sus próximos estados si son distintos los denominaremos próximos-uno. Para conseguir una realización buena del circuito, se deben asignar códigos binarios adyacentes (que sólo se diferencien en un bit) a los estados actuales-uno y también deberán se adyacentes las asignaciones de los próximos-uno (si son distintos). 2.- Buscar en la tabla de estados, estados actuales (q(t)) que tengan idénticos próximos estados, y en la misma cantidad, pero para entradas diferentes. Esto es, buscar por filas estados actuales que tienen para diferentes columnas de estados próximos, estados próximos iguales (y en la misma cantidad). A los estados actuales que cumplen esta condición le vamos a llamar actuales-dos, y a sus próximos estados si son distintos los denominaremos próximos-dos. Para conseguir una realización buena del circuito, se deben asignar códigos binarios adyacentes a los estados actuales-dos y también se debe hacer lo mismo con los estados próximos-dos. 3.- Buscar en la tabla de estados, estados actuales (q(t)) que tengan idénticos próximos estados para alguna de las entradas. Esto es, buscar por filas estados actuales que tienen en algunas columnas estados próximos iguales. A los estados actuales que cumplen esta condición le vamos a llamar actuales-tres. Para conseguir una realización buena del circuito, se deben asignar códigos binarios adyacentes a los estados actuales-tres, teniendo prioridad aquellos estados actuales-tres que tengan mayor número de próximos estados iguales. 4.- Otra regla práctica es asignar códigos adyacentes a los próximos estados de cada fila. 5.- Y por último, para una realización buena del circuito, se deben asignar códigos binarios adyacentes a los estados actuales y sus próximos estados. Dado que no siempre se podrá conseguir aplicar todas estas reglas, el orden de prioridad de aplicación es el mismo que el de su numeración. Un consejo práctico, para tener claros los códigos adyacentes, es utilizar mapas de Karnaugh (con los que el alumno ya está familiarizado, y donde están presentes todas las posibilidades de adyacencia) con tantas variables como flip-flops tenga el circuito a diseñar. Con el fin de dar mayor claridad a la aplicación de estas reglas prácticas vamos a utilizar una tabla 29

31 de estados tal como la indicada a continuación. Lógicamente esta tabla si se fuera a implementar habría que minimizarla, pero para dar mayor claridad al proceso de asignación de estados se va a utilizar sin minimizarla: Tabla 5.- Ejemplo de tabla para la asignación de estados y obtención de la tabla de transición Estado actual Entrada actual x x x 2 x 3 q q q 2 q 3 q 4 q 5 q 6 q 7 q / q / q / q 2 / q / q 7 / q 2 / q 6 / q 4 / q 5 / q / q 2 / q 4 / q 5 / q 3 / q 3 / q 2 / q / q 3 / q / q / q / q / q 2 / q / q 2 / q / q 3 / q 2 / q 7 / q 2 / q 6 / Aplicando las reglas anteriores tenemos: Regla 5.: q adyacente q 5 ; Regla 5.2: q 4 adyacente q 6 ; Regla 5.3: q adyacente q 7 (3); q 2 adyacente q 3 (2); q 3 adyacente q 4 () q 3 adyacente q 6 () q adyacente q (); q adyacente q 5 (); q 4 adyacente q 7 (); q 5 adyacente q 6 (); q adyacente q 2 () Regla 5.4: q adyacente q adyacente a q 2 q adyacente q 7 adyacente a q 2 adyacente a q Regla 5.5: q adyacente con q y q 2 q adyacente con q, q 7, q 2 y q Según esto, una posible asignación es la indicada en el mapa de Karnaugh siguiente: Una vez realizada la asignación de estados se obtiene la tabla de transición (mera traducción de la tabla de estados) tal como se hizo en el apartado de diseño. Es aconsejable que en la tabla de transición aparezcan en columnas diferentes los próximos estados y las salidas actuales. 3