CREAR PROYECTO EN ISE v9.2 DE XILINX

Transcripción

1 EL ISE DE XILINX CREAR PROYECTO EN ISE v9.2 DE XILINX El programa ISE (Integrated Software Environment) de XILINX es una herramienta que mediante la utilización de lenguaje de programación como el VHDL o la realización de circuitos esquemáticos, nos permite la simulación y la generación de códigos ejecutables para programar dispositivos lógicos. CREACIÓN DE UN NUEVO PROYECTO Un proyecto es un conjunto de ficheros como: esquemáticos, líneas de códigos de programa (utilizando el lenguaje de programación VHDL), lista de conexiones, librerías de componentes, vectores de test para simulación, etc. Módulo VHDL Para crear un nuevo proyecto: 1. File New Project. 2. Project Name Colocar el nombre al proyecto 3. Project Location Elegir el lugar para guardar el proyecto 4. Top Level Source Type Seleccionar el método de trabajo, HDL (Si utiliza lenguaje de programación VHDL) 5. Next

2 2 1. Family: Seleccionar según dispositivo a programar FPGA (Spartan3E) 2. Device: FPGA(XC3S500E) 3. Package: FPGA (FG320) 4. Preferred Language: VHDL 5. Next New Source: Seleccionar la fuente del proyecto 2. En la nueva ventana que se despliega seleccionar: VHDL Module 3. File Name: Escriba el nombre del archivo 4. Next

3 3 1. Entity Name: Digite el nombre 1 de la Entidad Architecture 3 Name: Digite un nombre para la arquitectura (puede dejar la que coloca por defecto) 3. Port Name: Asigne el nombre a los puertos de entradas y salidas, el tipo (in, 4 out, inout). 4. Si utiliza vectores de entrada o salida habilite la opción de Bus y digite cual es el 5 bit más significativo y el menos significativo (Por ejemplo, si el vector es de 3 bits, entonces MSB = 2 y LSB = 0) 5. Next Resumen del proyecto para su revisión, si existe algún error presione el botón Atrás (Back) para regresar y corregir, para terminar presione el botón Finalizar (Finish). El programa le informa que el directorio para el proyecto no existe y si lo desea crear?

4 4 Opción para crear un nuevo proyecto y un nuevo archivo fuente, presione Siguiente (Next) y nuevamente Siguiente (Next). Ventana donde se muestran las especificaciones seleccionadas para el proyecto. Presione Finalizar (Finish). El programa genera la siguiente ventana:

5 5 Comience a desarrollar el programa (arquitectura) utilizando el lenguaje VHDL y después proceda a generar el archivo de programación (Generate Programming File) LIBRERÍAS ENTIDAD ARQUITECTURA

6 6 Programa completo y Sintetizado: LIBRERÍAS ENTIDAD ARQUITECTURA Para sintetizar un diseño se da doble clic en Sintetice (Synthesize XST) que se encuentra en la ventana de procesos (Processes) Asignación de las terminales del Encapsulado Una vez verificada la síntesis del diseño, el siguiente paso del diseño será su implementación sobre la tarjeta de desarrollo del laboratorio. Limitantes del usuario Asignación de terminales del encapsulado

7 7 La ventana Xilinx PACE (Pinout and Area Constraints Editor) es el editor para realizar las asignaciones de entradas/salidas a pines del encapsulado, este editor genera automáticamente un fichero de asignación de pines en modo texto de extensión.ucf. La aplicación PACE del entorno de Xilinx permite ver el encapsulado del dispositivo empleado (en este caso un PLCC de 44 terminales) y asignarle a cada señal de entrada o salida su correspondiente terminal. Se puede hacer de tres formas: Individual Gráfica: se hace clic sobre el nombre de la señal y se arrastra hasta el terminal deseado. Grupal Gráfica: igual al anterior pero por grupos (adecuado para entradas de muchos bits). Individual en forma de texto: se escribe el número del terminal en el campo Loc del Design Object List I/O Pins. Al diseño se le asignaron las siguientes terminales: IN A = K18 IN B = H18 IN C = G18 OUT F = J15

8 8 Cierre la aplicación PACE y guarde el archivo.ucf con las asignaciones de configuración. Proceso de implementación del diseño Durante la traducción se utiliza el archivo NCG creado en la síntesis y el archivo UCF para generar un archivo del tipo NGD que contiene el netlist que describe la lógica del circuito y contiene las restricciones tanto de ubicación (definición de los pines de E/S que se van a utilizar) como de tiempo del diseño. Generación del archivo para programar al CPLD Módulo SCHEMATIC En esta ventana se selecciona el nombre del proyecto (Project Name), use nombres sin espacios ni caracteres (si se permiten los guiones), igualmente se puede seleccionar la ubicación del proyecto y el tipo del módulo de más alto nivel (Top-Level Module Type), que será esquemáticos (Schematic).

9 9 Nombre del proyecto Localización del proyecto Nivel Esquemático 1. Family: Seleccionar según dispositivo a programar FPGA (Spartan3E) 2. Device: FPGA(XC3500E) 3. Package: FPGA (FG320) 4. Preferred Language: VHDL 5. Next

10 1. New Source: Seleccionar la fuente del proyecto 2. En la nueva ventana que se despliega seleccionar: Schematic. 3. File Name: Escriba el nombre del archivo 4. Next Resumen del proyecto para su revisión, si existe algún error presione el botón Atrás (Back) para regresar y corregir, para terminar presione el botón Finalizar (Finish). El programa le informa que el directorio para el proyecto no existe y si lo desea crear?

11 Opción para crear un nuevo proyecto y un nuevo archivo fuente, presione Siguiente (Next) y nuevamente Siguiente (Next). 11 Ventana donde se muestran las especificaciones seleccionadas para el proyecto. Presione Finalizar (Finish).

12 12 Se realiza el diseño Terminado el diseño del circuito debe realizarse una verificación para asegurar que todas las conexiones están bien hechas y que no hay cables sueltos o compuertas sin conectar, para ello se da clic en el botón Chequear Esquemático o en la barra de herramientas elija la opción Herramientas (Tools). Ahora, se sintetiza el diseño: 1. La pestaña Fuentes (Sources) 2. El módulo de diseño esquemático (SCH) 3. En la ventana de Procesos (Processes) elija Sintetizar

13 Finalmente, se asignan los pines (Assign Package Pins), se Implementa el Diseño (Implement Design) y se Generan los Archivos para Programar el CPLD (Generate Programming File). (Ver Asignación de las terminales del Encapsulado, Implementación del Diseño y Generación de los Archivos para programar). PROGRAMAR LA TARJETA SPARTAN 3E 500 FG320 Para poder programar se debe haber Sintetizado, Implementado el Diseño y Generado los archivos para programación con el ISE de XILINX. Para ello se utiliza el programa Digilent Adept

14 14 En primer lugar se debe instalar el programa ADEPT de Digilent,Inc. Conecte el programador al PC y enciéndalo. Si presenta la siguiente ventana es porque no lo tiene conectado:

15 Verifique la conexión y se observará la siguiente ventana cuando está establecida la configuración y conexión: 15 Localice el archivo con extensión BIT Listo, está programado el diseño en el Spartan 3E 500 FG320.