Verificación de sistemas

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1 PRESENTACIÓN Verificación de sistemas HW-SW Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 1 ÍNDICE Introducción Tipos de verificación Cosimulación Verificación formal Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 2

2 Introducción Definiciones La verificación es el proceso que permite determinar si un sistema funciona de acuerdo con las especificaciones. Asegura que el diseño cumple las especificaciones funcionales y temporales para cada nivel de abstracción. Se aplica después de cualquier etapa de integración, transformación o refinamiento. Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 3 Introducción Definiciones SINTESIS DEL SOFTWARE Particionado HW-SW SINTESIS DEL HARDWARE Especificación software de alto nivel Especificación hardware de alto nivel Integración y verificación Compilador Compilador Código en lenguaje de alto nivel Descripción hardware sintetizable Integración y Compilador verificación Sintetizador Código objeto Código HW sintetizado Integración y verificación Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 4

3 Tipos de verificación Simulación Se utilizan modelos matemáticos de los componentes del sistema. El resultado de la simulación es función del modelo y de los vectores de test (estímulos) introducidos al mismo. Se realiza en cualquier nivel de abstracción Valido para simulaciones funcionales y temporales Tipos de simuladores para sistemas digitales: Basados en HDLs: dirigidos por eventos y basados en ciclo. Basados en esquemas: a nivel de sistema o a nivel de puertas. Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 5 Tipos de verificación Simulación Simulación dirigida por eventos: Evento: cambio en el valor lógico de un nodo y el instante de tiempo en el que se produce. Sólo considera los nodos activos (con eventos): Utiliza una rueda de tiempo para gestionar las relaciones entre los componentes: Lista de todos los eventos no procesados todavía y ordenados en el tiempo Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 6

4 Tipos de verificación Simulación a b D=2 d 1 0 c 3 D=1 e e(4)=0 e(6)=1 b(1)=1 d(5)=1 d(5)=1 c(3)=0 d(5)=1 d(5)=1 Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 7 Tipos de verificación Simulación Simulación basada en ciclo: Tiene en cuenta que la mayoría de los sistemas digitales son síncronos. Sólo se evalúa en los flancos de la señal de reloj. Es más rápida que la conducida por eventos pero más inexacta: no detecta glitches. Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 8

5 Tipos de verificación Verificación formal Demostración matemática de que: Una especificación cumple una serie de propiedades: chequeo del modelo Dos descripciones a diferentes niveles de abstracción son equivalentes: chequeo de equivalencias. La más utilizada. Verifica la funcionalidad sin vectores de test. Simulación vs verificación formal: El grado de confianza en la simulación depende de los vectores de test seleccionados. Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 9 Tipos de verificación Análisis temporal estático Análisis topológico del circuito que extrae las propiedades temporales y su impacto en el retardo No precisa de vectores de test Entradas: netlist, modelos del librerías de celdas y restricciones (periodo de reloj, skew, tiempos de setup y hold...) Salidas: retardo a través de la lógica combinacional. Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 10

6 Tipos de verificación Emulación y prototipado Emulación: funcional Mapea el diseño en los componentes HW (generalmente sobre FPGAS) del emulador y analiza la respuesta a estímulos que pueden proceder del entorno físico. Prototipado: funcional Se construye una implementación HW del diseño. Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 11 Cosimulación Definiciones La cosimulación se define como la simulación de sistemas HW- SW de forma conjunta. La sincronización deber ser fiable para que interactúen como lo harían en el diseño final. Figuras de mérito: exactitud y rendimiento: Exactitud:definida por la complejidad de los modelos y el número de estímulos. Rendimiento: tiempo bajo test. Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 12

7 Cosimulación Problema Problema: cómo simular componentes HW-SW a la vez? Dificultades: Se utilizan diferentes plataformas para la simulación El SW se simula a mayor velocidad que el HW: problema con la sincronización. Aproximaciones: se utiliza un simulador HW para simular un modelo HDL del procesador junto con el modelo HDL del HW. Diferentes resultados en función del modelo del procesador. Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 13 Cosimulación Aproximaciones Modelo del procesador a nivel de puertas. Simulador de VHDL Modelo a nivel de puertas (VHDL) Software Simulador de VHDL Modelo del HW (VHDL) Demasiado lenta debido a la complejidad del modelo Se trata de la alternativa más exacta. Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 14

8 Cosimulación Aproximaciones Modelo funcional-bus del procesador: Simulador de VHDL Modelo funcionalbus (VHDL) Simulador de VHDL Programa ejecutandose en el host SW ejecutado por un modelo Modelo del HW (VHDL) El modelo HW del procesador sólo contempla la interfaz El SW se ejecuta sobre un modelo de simulación del procesador Es más rápido pero menos exacto que el anterior. Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 15 Modelo ISA del procesador: Cosimulación Aproximaciones Programa ejecutandose en el host Modelo (C) Software Simulador de VHDL Modelo del HW (VHDL) No existe modelo HW del procesador. El SW se ejecuta sobre el modelo. La exactitud de la simulación depende de la interface (tiempos) Alternativa más rápida. Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 16

9 Modelo basado en traslación. Cosimulación Aproximaciones Programa ejecutandose en el host Software compilado en el código nativo del procesador Simulador de VHDL Modelo del HW (VHDL) No existe modelo HW del procesador. La ejecución del SW proporciona la información de la interfaz necesaria para la cosimulacion. Alternativa más rápida cuya exactitud depende de la información de la interfaz. Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 17 Cosimulación Acoplo entre dominios En las aproximaciones donde el SW se simula ejecutándolo en el host, este debe interactuar con el simulador HW. Problemas: Exactitud de la información temporal proporcionada por la interfaz. Acoplo de los dos dominios con la sincronización necesaria. Se emplean fundamentalmente dos esquemas de sincronización: El modo maestro-esclavo y el modo distribuido. Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 18

10 Cosimulación Modo maestro-esclavo esclavo El entorno de cosimulación necesita un simulador maestro y uno o más esclavos. Los simuladores esclavos se invoca utilizando técnicas como llamadas a procedimientos. La mayoría de los simuladores proporcionan un modo básico para invocar funciones en C. Por ejemplo, desde VHDL utilizando atributos permite que partes del código se puedan representar en otros lenguajes. Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 19 Cosimulación Modo maestro-esclavo esclavo Limitación importante: el módulo esclavo no puede trabajar concurrentemente con el maestro En el caso de cosimulación C-VHDL implica que el módulo en C no puede mantener el estado interno entre dos llamadas. El caso de sistemas dominados por control el problema se acentúa Conclusión: el programa en C deber estructurado para solventar las limitaciones anteriores. Estructuración en funciones. Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 20

11 Cosimulación Modo distribuido El modelo distribuido se basa en un protocolo de comunicación en red, el cual se usa como un bus software. Cada simulador se comunica con el bus de cosimulación a través de llamadas a procedimientos Para una especificación C-VHDL, esta estrategia permite mantener el código C en su formato original. Además el simulador VHDL y el programa en C pueden correr de forma concurrente. Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 21 Cosimulación Sistemas heterogéneos:otro enfoque Parte electrónica (SDL) Cosimulación 1 Parte mecánica (Matlab) Partición HW/SW Software (C) Hardware (VHDL) Cosimulación 2 Software Código binario Modelo C Hardware (Puertas) Cosimulación 3 C Memoria PROTOTIPO ASIC Mecánica Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 22

12 Verificación formal Introducción La verificación formal supera la simulación cuando es capaz de demostrar: El cumplimiento de ciertas propiedades en un circuito Que dos circuitos son equivalentes... sin utilizar estímulos. En la actualidad complementa pero no reemplaza a la simulación. Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 23 Concepto: Verificación formal Introducción Se puede demostrar con ecuaciones y sin estímulos que los dos circuitos son equivalentes. Cobertura completa:equivalente a una simulación exhaustiva f = ab(c+d) = abc + abd = g a b c d f = ab(c+d) a b c a b d g = abc+abd Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 24

13 Tipos de verificación formal: Verificación formal Verificación formal Tipos Chequeo de propiedades Chequeo de equivalencias Secuencial Combinacional Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 25 Verificación formal Tipos Otro criterio: especificación o implementación: Verificación de la especificación: Chequeo de propiedades a niveles de abstracción altos.p.e. Chequear bloqueos en protocolos. Verificación de la implementación: Chequear modelos a bajo nivel para comprobar si implementa el modelo de alto nivel correctamente o satisface algunas propiedades relativas a la implementación.p.e. Chequear si un algoritmo DSP procesa completamente todas las muestras. Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 26

14 Verificación formal Chequeo de equivalencias Tipos: Behavioral desc. RTL netlist Gate level netlist Trans. netlist Layout Behavioral desc. RTL netlist Gate level netlist Trans. netlist Layout Los mejores resultados se obtienen si: Los modelos son similares. Se comparan modelos más detallados. Pedro Martín Sánchez Departamento de Electrónica. Universidad de Alcalá 27