Tema 7: Circuitos Digitales MOS

Tema 7: Circuitos Digitales MOS Contenidos del tema: Introdución a los circuitos digitales. Variables y operadores lógicos Características estáticas y dinámicas de los circuitos digitales Análisis de Inversores MOS: puntos críticos de la característica estática Análisis de Inversores MOS: característica dinámica Análisis de Inversores MOS: consumo de potencia Puertas lógicas MOS: NAND y NOR Técnicas de construcción de funciones lógicas Tr. 7.1

Circuitos Digitales: Operaciones Lógicas Operan sobre variables (entradas) que sólo tienen 2 valores y producen variables de salida que también tienen sólo 2 valores Estas variables corresponden a señales que evolucionan entre 2 valores Los 2 valores pueden ser de tensión (lo más frecuente) o intensidad Combinando estos circuitos se realizan sistemas muy complejos: Microprocesadores, p.ej. Para representar la información usan un formalismo bien fundamentado: Algebra de Boole Un valor es arbitrariamente asignado a 1 y el otro a 0 (en un esquema de lógica clásica, uno a verdadero y el otro a falso) Tr. 7.2

Bloques básicos: El inversor binario IDEAL V i V 1, V 0 V o X i X o Vi V o t La variable X k está representada por la señal v k (t), tque varía entre V 1 yv 0 V o V o V o V i V i V i Tr. 7.3

Bloques básicos: El inversor binario V 1, V 0 X i X o X o = NOT(X i ) = X i X i X o 0 1 1 0 X o X o (1) F. Transferencia X i (0) Implementación Real X o (0) 0 1 X i (1) X i 0 1 Tr. 7.4

Convenio de Señales: Variables binarias Sólo dos valores definidos ====> Transiciones en un tiempo nulo Se trata de una aproximación de primer orden X i (1) X i (0) X o (1) X o (0) X i X o t t X o = NOT(X i ) = X i En gral. X o (k)=x i (k) Tr. 7.5

El inversor binario real Rango de valores definido como 1 ó 0 Rango intermedio de valores 1 es cualquier V j > V min (1) 0 es cualquier V k < V max (0) Tr. 7.6

El inversor binario real : Modelo Temporal Las transiciones de 1 á 0 (ó de 0 a 1) no son instantáneas Tr. 7.7

Otros Operadores Lógicos Operador OR X a Z 0 Z 0 X a, X b 0 1 X b Z 0 = X a +X b 0 0 1 1 1 1 Operador AND X a Z 0 Z 0 X a, X b 0 1 X b 0 0 0 1 0 1 Z 0 = X a X b Z 0 = X a X b Tr. 7.8

Representación de Operadores Lógicos Función o Expresión Lógica Diagrama de Karnaugh Tabla de verdad 00 01 11 10 00 01 11 10 000 001 011 010 110 111 101 100 Tr. 7.9

Ejemplo de problema lógico Queremos encender la calefacción si: Ha pasado el 1 de Noviembre Y NO ha llegado el 1 de Abril Ó si hace menos de 5 ºC Ó si hace menos de 12 ºC Y la humedad relativa es del 90% pero sólo (Y) se requiere que esté encendida entre las 8 de la mañana Y las 10 de la noche, (Y) los días laborables (NO los días festivos) Expresar estos requerimientos como una función lógica Tr. 7.10

Ejemplo de problema lógico Expresar estos requerimientos como una función lógica Queremos encender la calefacción si: Z = 1 si: X 1 = 1 si ha pasado el 1 de Noviembre X 2 = 1 si ha llegado el 1 de Abril X 3 = 1 si hace menos de 5 ºC X 4 = 1 si hace más de 12 ºC X 5 = 1 si la humedad relativa es mayor del 90 % X 6 = 1 si es más tarde de las 8 de la mañana X 7 = 1 si es más temprano de la 10 de la noche X 8 = 1 si es día laborable Z = (X 1 X 2 +X 3 +X 4 X 5 ) X 6 X 7 X 8 Tr. 7.11

Expresiones y Funciones lógicas Una función lógica puede expresarse de múltiples maneras Z 0 =X 1 X 2 X 3 X 4 +X 1 X 2 X 3 X 4 +X 1 X 2 X 3 X 4 +X 2 X 3 X 4 +X 1 X 2 X 4 +X 1 X 3 X 4 +X 1 X 3 +X 1 X 3 X 4 Z 0 =X 3 +X 2 X 4 +X 2 X 4 Cuál es la más adecuada? Cómo se determina la más adecuada? Tr. 7.12

Involución Dominancia Complementación Idempotencia Operaciones Lógicas Básicas A = A 1 + A = 1 0 + A = A 1 A = A 0 A = 0 A + A = 1 A A = 0 A + A = A A A = A Conmutación A + B = B+A A B = B A Asociación Distribución A A + (B + C)= (A + B) + C A (B + C)= A B + AC (B C)= (A B) C A + BC = (A+B)(A+C) De Morgan A + B = A B A B = A + B Tr. 7.13

Análisis Lógico de Circuitos Digitales X 1 W1 X 2 W 2 Y 1 X 3 X 4 Z 1 X 5 W 3 Y 2 Objetivo: Hallar una expresión de Z j = F j (X 1, X 2, X 3, X 4, X 5 ), para j = 1,2 Z 2 Tr. 7.14

Tabla del Ejemplo X 4,X 5 X 1,X 2,X 3 000 001 011 010 110 111 101 100 00 01 11 10 Z 1, Z 2 Tr. 7.15

Inversores MOS Tipos de Inversores MOS: Inversores NMOS NMOS v i I L I I (a) v o V GG v i I L I I Inversor NMOS con carga de empobrecimiento Inversor CMOS v o (b) v i I L I I v o (c) -V TL V o (a) (b) (c) I L =I I V i CMOS Pseudo-NMOS V o v i I P v o I N (a) v i I P v o I N (b) (a) I P =I N (b) V i Tr. 7.16

Cuantización de Variables Binarias V o V CC Corte Conducción -1 1 v i V IH v o 1 V OH -1 0 V IL 0 V OL V CEsat V I V IH = Mínima Tensión de entrada reconocida como 1 lógico V IL = Máxima Tensión de entrada reconocida como 0 lógico V OH = Mínima Tensión de salida que puede tomarse por 1 lógico V IL = Máxima Tensión de salida que puede tomarse por 0 lógico Tr. 7.17

Características de los Circuitos Digitales La elección de V IL, V IH garantiza que los niveles de señal son regenerados en la salida del circuito V OL Los circuitos deben ser unidireccionales : cambios en la salida no deben afectar a los niveles de entrada Tr. 7.18

Características de los Circuitos Digitales (II) La salida de un circuito debe poder conectarse a más de un circuito similar. Interesaría poder conectar un número infinito. I IH X i V 1, V 0 X o I OH = - NI IH (I OL = - NI IL ) V 1, V 0 I OH I IH X i V 1, V 0 X o N = Fan-out del circuito X i X o I IH V 1, V 0 X i X o Tr. 7.19

Inversor Lógico: Márgenes de Ruido Ruido debido a ΔT, Δfuentes, radiaciones,... Ruido V OHtipico V IHmin V OLtipico V ILmax NM L = VI Lmax - VO Ltipico NM H = VO Htipico - VI Hmin Separación Niveles VI Lmax VOLtipico VI Hmin VO Htipico NM L = NM H Tr. 7.20

Circuitos Lógicos: Modelo Dinámico t r : Tiempo de subida (entr.) t f : Tiempo de bajada (entr.) t phl : Tiempo de Retardo de subida (entr-salida) t plh : Tiempo de Retardo de bajada (entr-salida) t TLH : Tiempo de Transición de subida (salida) t THL : Tiempo de Transición de bajada (salida) Tr. 7.21

El Inversor CMOS PARA CADA NIVEL LÓGICO LA INTENSIDAD ES NULA NO HAY CONSUMO DE POTENCIA EN SITUACIÓN ESTACIONARIA 0 Tr. 7.22

El Inversor CMOS Tr. 7.23

El Inversor CMOS Tr. 7.24

El Inversor CMOS: Tensiones v i + + + + V GSN v o V GSP V i = V GSN = V GSP + = V SGP + V o = V DSN = V DSP + = V SDP + β N k n ' ------ W k p ' = 2 ---- β L P = ------ W 2 ---- L Tr. 7.25

El Inversor CMOS: El nmos V i = V GSN = V GSP + = V SGP + V o = V DSN = V DSP + = V SDP + Zona Lineal V DSN V GSN V TN I D k n ' W ---- V DSN ( V lineal L GSN V TN )V ---------------- 2 = DSN 2 Zona Saturación V DSN > V GSN V TN k n ' I ------ W D = sat 2 ---- ( V L GSN V TN ) 2 V o V i V TN V o > V i V TN I k n ' D k n ' W ---- v o ( V I ------ W D = sat 2 ---- ( V L i V TN ) 2 lineal L i V TN )v ----- 2 = o 2 Tr. 7.26

El Inversor CMOS: El pmos V i = V GSN = V GSP + = V SGP + V o = V DSN = V DSP + = V SDP + Zona Lineal V SDP V GSP V TP I D k p ' W ---- V SDP ( V lineal L SGP V TP )V --------------- 2 = SDP 2 Zona Saturación V SDP > V SGP V TP k p ' I ------ W D = sat 2 ---- ( V L SGP V TP ) 2 V o V i V V TP i V o V TP I D = k p ' W ---- ( V lineal L DD V i V TP )( V o ) ( V o ) ------------------------------ 2 2 I D sat = V i > V o V TP k p ' ------ W 2 ---- ( V L DD V i V TP ) 2 Tr. 7.27

El Inversor CMOS: Característica de transferencia v i MP MN I P v o I N Región 1: V i < V TN Región 2: Región 3: V TN < V i < Vo - V TP I P = I N 5 regiones de operación Vo - V TP < V i < Vo +V TN Región 4: V i > Vo - V TP V i > Vo +V TN V o 1 2 3 Vo = Vi + V TP Vo = Vi -V TN V TP 4 NMOS OFF 0 5 V V i o = V(1) = PMOS ON 0 V TN - V TP V TH NMOS SATURACIÓN PMOS LINEAL β N ( V i V TN ) 2 = β P 2( V i V TP )( V o ) ( V o ) 2 NMOS SATURACIÓN PMOS SATURACIÓN β N ( V i V TN ) 2 = β P (( V i V TP )) NMOS LINEAL PMOS SATURACIÓN β N 2( V i V TN )V o V 2 o = β P (( V i V TP )) 2 Región 5: V i > - V TP NMOS LINEAL PMOS OFF V o = V(0) = 0 Tr. 7.28

El Inversor CMOS: Característica de transferencia V o 1 2 Vo = Vi -V TP 3 Vo = Vi -V TN 4 0 5 V i 0 V V V IL TH V IH DD Tensión de umbral del Inversor: V TP + V TN β N β región 3 P V TH = ------------------------------------------------------------------------ 1 + β N β P V o para β N = β P V TH V TN = - V TP β N /β P >1 β N /β P < 1 = ------------ 2 Puntos críticos: V IL : región 2 0 dv 3V o DD 3 V TP + 5V TN = 1 V dv IL = ----------------------------------------------------------- 8 i para β N = β P V i V IH : región 4 dv o = 1 dv i para β N = β P 5 5 V TP + 3V TN V IH = ----------------------------------------------------------- 8 Tr. 7.29

El Inversor CMOS alternativo: Pseudo-NMOS v i I P I N El PMOS siempre en ON v o Mayor disipación de potencia que el CMOS Valor del V o (0) distinto de cero: peor NM L Se usa en: - Aplicaciones rápidas donde no importe el consumo de potencia - Memorias ROM y PLA estáticas por ahorro de área y facilidad de diseño V o NMOS SAT Vo = Vi - V TN Niveles lógicos: Vo(1)= Vo(0): solución de la ecuación β N 2( V TN )V o V 2 o = β P ( V TP ) 2 para V TN = - V TP -V TP V i V TH PMOS SAT Tensión umbral o de inversión: β P V o ( 0) ( V TN ) 1 1 ------- ( V β DD V TN ) 1 = N solución de la ecuación I NSAT = I PLIN con V i = V o = V TH β P V TH = V TN + ( V TN ) -------------------- β N + β P para V TN = - V TP Tr. 7.30

El Inversor CMOS: Modelo dinámico G C GD C GS S D C C GB BS C BD B v I + C gd2 C gd1 Q 2 C db2 C db1 Q 1 C g4 C w C g3 Q 4 Q 3 inversor bajo estudio C gbp +C gsp C gdp C gdn v i C dbp v o C dbn C gdp C gdn C L C gsn + C gbn Tr. 7.31

El Inversor CMOS: Característica dinámica La característica dinámica de un circuito digital se define con: - Los tiempos de transición entre estados: t HL y t LH - Los tiempos de retraso de propagación: t PHL y t PLH Para medir estos tiempos hay que tener en cuenta: - Modelo dinámico de cada dispositivo - Elementos parásitos inversor bajo estudio - Elementos de carga C gdp C gdn v i C dbp v o C dbn C L C gbp +C gsp C gdp C gdn C gsn + C gbn Las capacidades del MOS dependen de las tensiones No es fácil saber en cada instante el valor de las Cs Se toma un modelo simple con todas los efectos capacitivos en una capacidad C T de carga con su peor valor (mayor valor en todo el rango) C T C T = C L + C gsn +C gsp +C gbn +C gbp + 2C gdn +2C gdp + C dbn +C dbp C T (peor caso) = C L + 3/2(C ox WL) N +4C ovn +3/2(C ox WL) P +4C ovp + C dbn +C dbp Tr. 7.32

El Inversor CMOS: Característica dinámica d C T ( Vo ) = I dt C C T I C t 2 V 1 dt = C ot2 ( ) ----- t T dv 1 V I o ot1 ( ) C Tiempo de subida: t LH Vi v o I C = I P V TP 0, 9V 1 DD t LH C ---------------------- T Vo 0, 1V I d 1 = + C --------------------- T dvo DD PSAT ( ) V I TP PLIN ( ) Vo v i OFF C T t LH = 2C T --------------------------------------------- β P ( V TP ) V TP 01V, DD ------------------------------------------ V TP + 1 -- 2 19 20 V TP ln ---------------------------------------------- Tr. 7.33

El Inversor CMOS: Característica dinámica Tiempo de bajada: t HL Vi OFF v o I C = - I N Vo C T ( V TN ) 0, 1V 1 DD t HL C -------------------------- T Vo 0, 9V I d 1 = + C T DD NSAT ( ) ------------------------- d ( V I Vo DD V TN ) NLIN ( ) t HL = 2C T -------------------------------------------- V TN 01V, ---------------------------------------- DD β N ( V TN ) V TN + 1 19 20V TN -- ln ------------------------------------------- 2 t LH = t HL para β N = β P y V TN = - V TP Tr. 7.34

El Inversor CMOS: tiempos de propagación Tiempos de propagación: t plh, t phl Vi Vo 0,5 05V, 1 t plh = C DD ----- T dvo 0 I P t LH t plh --------- 2 Vi 05V, 1 t phl = C DD ------ T dvo I N Vo 0,5 t phl t HL --------- 2 ( t Retraso promedio: plh + t phl ) t p = -------------------------------------- 2 ( t LH + t HL ) ------------------------------- 4 Tr. 7.35

Tiempos de Propagación: Otra aproximación /2 0 t phl En t=0, Q N saturado: i DN ( 0) = k n ' ------ W 2 ---- ( L N V T ) 2 En t=t phl, Q N en triodo: W i DN ( t phl ) = k n ' ---- L t ( N V T ) V ------------ DD 2 1 -- V ------------ DD 2 2 2 1 i DN = -- [ i medio 2 DN ( 0) + i DN ( t phl )] C T ΔV t phl = --------------------------- V i T 02V, DD DN medio t phl 17C, T ------------------------------------ W k n ' ---- L N Tr. 7.36

Inversor CMOS: Retrasos t plh 17C, ----------------------------------- W k p ' ---- L P 1 t p = -- [ t 2 phl + t plh ] /2 0 t plh t Para disminuir tp: Reducir C (layout) Aumentar k (pero aumenta C) Usar W/L grandes (incrementa C) Aumentar (contra la evolución tecnológica) Tr. 7.37

El Inversor CMOS: potencia potencia estática: potencia dinámica: P est = I fugas = ( I diodo + I subumbral ) 0 - de carga y descarga - de transición V o T C T 1 T P -- sw = i T DD dt= 0 1 T dv ovdd 1 2 -- C T T dt= -- C dt T T 0 V in no depende de β N ni de β P I peak v i v o β N P tr( max) ) = I peak V ------- DD = ( V 2 M V TN ) 2 1 P -- t r + t f tr( promedio) = ------------- Ipeak V T 2 DD Tr. 7.38

Puertas lógicas CMOS I Puertas NOR A B M3 M4 Z = A + B A B M1 M2 M3 M4 Z 0 0 OFF OFF ON ON 1 0 1 OFF ON ON OFF 0 1 0 ON OFF OFF ON 0 1 1 ON ON OFF OFF 0 M1 M2 pseudo NMOS A B Q1 Q2 QP Z 0 0 OFF OFF ON 1 0 1 OFF ON ON 0 1 0 ON OFF ON 0 1 1 ON ON ON 0 A Q P Z = A + B B Q 1 Q 2 Tr. 7.39

Puertas lógicas CMOS II Puertas NAND M4 A B M3 Z = A B M1 M2 A B M1 M2 M3 M4 Z 0 0 OFF OFF ON ON 1 0 1 OFF ON ON OFF 1 1 0 ON OFF OFF ON 1 1 1 ON ON OFF OFF 0 pseudo NMOS Q P A B Q1 Q2 QP Z 0 0 OFF OFF ON 1 A Q 1 Z = A B 0 1 OFF ON ON 1 1 0 ON OFF ON 1 1 1 ON ON ON 0 B Q 2 Tr. 7.40

Puertas lógicas CMOS III Consideraciones sobre dimensionamiento NOR A B β P β P A=B=1, β N eq = β N +β N = 2β N β N eq / β Peq = 4β N /β P A=B=0, β Peq = β P /2 V TP + V TN 4β N β P V Z = A + B TH( NOR) = -------------------------------------------------------------------------- 1 + 4β N β P βn β N para n entradas V TP + V TN n 2 β N β P V TH( NOR) = ----------------------------------------------------------------------------- 1 + n 2 β N β P Tiempos de peor caso: t HL αc T β N C ------- T 2C T t LH α------------ = α---------- β Peq β P criterio para igualar los tiempos a los del Inversor: β N = β N(inv) β P = 2β P(inv) Tr. 7.41

Puertas lógicas CMOS IV NAND M4 A β N eq / β Peq = β N /4β P M3 Z = A B V TP + V TN β N 4β P V TH( NAND) = ---------------------------------------------------------------------------- 1 + β N 4β M1 P B M2 para n entradas V TP + V TN β N n 2 β P V TH( NAND) = ----------------------------------------------------------------------------- 1 + β N n 2 β P C T 2C T t HL α------------- = α---------- β Neq β N C T t LH α------- β P criterio para igualar los tiempos a los del Inversor: β N = 2β N(inv) β P = β P(inv) Tr. 7.42

Estructuras lógicas CMOS Apilamiento de estructuras para obtener funciones lógicas: A,B,C,... Ejemplo: β P(inv) red PMOS red NMOS Z = f(a, B, C,...) 2W 2β P(inv) C Operación AND: PMOS en Paralelo, NMOS Serie Operación OR: PMOS en Serie, NMOS Paralelo Operación INV: intrínseco a la estructura Dimensionamiento respecto a tiempos de peor caso A W 2W 2β P(inv) 2β N(inv) Z= A(B+C) B 2β N(inv) W 2β N(inv) W Tr. 7.43