Arquitectura de Computadoras

Transcripción

1 Arquitectura de Computadoras (Cód. 5561) 1 Cuatrimestre 2016 Dra. Dana K. Urribarri DCIC - UNS Dana K. Urribarri AC

2 Multiplicadores (continuación) Dana K. Urribarri AC

3 Reducir el número de productos parciales Examinar de a varios bits a la vez. Requiere generar múltiplos del multiplicando Examinar de a 2 bits: = Reduce en 2 las sumas parciales Implica generar 0A, A, 2A, 3A, Examinar de a c bits reduce en c los productos parciales. Implica generar 0A, 1A, 2A,, (2 c -1) A Dana K. Urribarri AC

4 Algoritmo de Booth Reduce la cantidad de productos parciales. Se basa en que n 1 i=0 2 i =2 n 1 Genera secuencias de 1s como la resta entre dos operandos de un solo 1 cada uno (8) 0001 (1) 0111 (7) (64) (8) (56) Dana K. Urribarri AC

5 Algoritmo de Booth = = = Dana K. Urribarri AC

6 Recodificación de Booth Recorrer el multiplicador X de derecha a izquierda (i = 0, 1... n 1) Para cara par de bits consecutivos xi x i 1 generar el multiplicador recodificado Y, de tal forma que Asumir x 1 = 0 Dana K. Urribarri AC

7 Recodificación de Booth Para multiplicar X. A Recodificar X y obtener Y Multiplicar Y. A Los productos parciales se calculan: Sumando multiplicando por cada dígito +1 Sumando el complemento a 2 del multiplicando por cada dígito 1 Dana K. Urribarri AC

8 Algoritmo de Booth Ejemplo: complemento a 2 X = 5 A = 7 X = 1011 Y = 1101 A = 1001 a n 1 = 1 A = 0111 a n 1 = Multiplicando Producto Multiplicador Test = -1 Sumar -A Shift: extensión de signo -A Test = 0 Shift: extensión de signo Test = 1 Sumar A Shift: extensión de signo A Test = -1 Sumar -A Shift: extensión de signo -A Resultado = 35 Dana K. Urribarri AC

9 Algoritmo de Booth Ejemplo: complemento a 2 X = 5 A = 7 X = 1011 Y = 1101 A = 0111 a n 1 = 0 A = 1001 a n 1 = Multiplicando Producto Multiplicador Test = -1 Sumar -A Shift: extensión de signo -A Test = 0 Shift: extensión de signo Test = 1 Sumar A Shift: extensión de signo A Test = -1 Sumar -A Shift: extensión de signo -A Resultado = -35 Dana K. Urribarri AC

10 Recodificación de Booth El algoritmo secuencial con recodificación de Booth: Funciona correctamente con números en complemento a 2. En el caso de números signados, se debe agregar un cero a la izquierda del multiplicador (x n = 0) Dana K. Urribarri AC

11 Algoritmo secuencial + Rec. de Booth Desventajas Complican el diseño de un multiplicador sincrónico: La cantidad de sumas/restas es variable. La cantidad de desplazamientos entre sumas/restas es variable. Se vuelve ineficiente con unos aislados se recodifica como Requiere 3 sumas y tres restas en vez de solo tres sumas. Dana K. Urribarri AC

12 Recodificación de Booth de varios bits Combinar la recodificación de Booth con la recodificación de más de a un bit. Existen dos formas de recodificación Mirando al futuro Mirando al pasado En cualquiera de los dos casos hay que mirar c + 1 bits. Dana K. Urribarri AC

13 Recodificación de Booth de a 2 bits Mirando al pasado: Se dividen en grupos de 2 x 7 x 6 x 5 x 4 x 3 x 2 x 1 x 0 Y el anterior se usa de referencia. Para codificar x i+1 y x i, se usa x i-1 como referencia (i = 0,2,4,...) Dana K. Urribarri AC

14 Recodificación de Booth de a 2 bits x i+1 x i x i 1 y i+1 y i Múltiplo Entre dos cadenas A Final de cadena de 1s A 1 aislado A Final de cadena de 1s A Principio de cadena de 1s A 0 aislado A Principio de cadena de 1s A Medio de una cadena A Dana K. Urribarri AC

15 Recodificación de Booth de a 2 bits Mirando al futuro: Se dividen en grupos de 2 x 7 x 6 x 5 x 4 x 3 x 2 x 1 x 0 Y el siguiente bit se usa de referencia. Para codificar x i+1 y x i, se usa x i+1 como referencia (i = 0,2,4,...) Dana K. Urribarri AC

16 Recodificación de Booth de a 2 bits x i+2 x i+1 x i Múltiplo Entre dos cadenas A Final de cadena de 1s A 1 aislado A 2A = 2A Final de cadena de 1s A Principio de cadena de 1s A 0 aislado A + 2A = 2A Principio de cadena de 1s A Medio de una cadena A No podemos generar una recodificación. Sí se generan los múltiplos de A que hay que sumar. Dana K. Urribarri AC

17 Recodificación de Booth de varios bits En la recodificación de a 2 bits se necesitan los múltiplos A: Sin recodificación de Booth 0A, A, 2A y 3A Con recodificación de Booth mirando al pasado 0A, A y 2A Con recodificación de Booth mirando al futuro 0A, 2A y 4A Dana K. Urribarri AC

18 Ejemplo X = 25 = Recodificación mirando al pasado. Se necesitan considerar 1 bit antes del LSB A 2 4 A 2 0 2A 2 2 = A = 8A = 32A X A = A 8A + 32A Dana K. Urribarri AC

19 Ejemplo X = 25 = Recodificación mirando al futuro. Se necesitan considerar 2 bits antes del LSB y un bit después de MSB A 2 2 2A 2 0 2A 2 2 2A 2 4 = A = 2A = 8A = 32A X A = A + 2A 8A + 32A Dana K. Urribarri AC

20 Hardware de multiplicación Dana K. Urribarri AC

21 Hardaware algoritmo secuencial Sumador paralelo (propaga carry) Dana K. Urribarri AC

22 Hardware usando un CSA Semisuma CSA x i A 2 i carry Se realizan las sumas intermedias hasta obtener una única semisuma y un único carry. Latchs Control En el último paso se realiza la suma propagando carry. Sumador Paralelo Realiza n iteraciones para multiplicar operandos de n bits. Dana K. Urribarri AC

23 Hardware usando un CSA Mux Multiplier Partial Product k k Multiplicand 0 Mux Semisuma Carry Semisuma Carry Shift a derecha Carry k-bit CSA k k Parte alta de P Parte baja de P Sum k-bit Adder Dana K. Urribarri AC

24 Niveles de CSA Old Cumulative Partial Product 0 2a Mux CSA 0 a Mux Multiplier x i+1 x i Combina la semisuma y el carry del CSA con los múltiplos x i A y 2x i+1 A New Cumulative Partial Product CSA Adder FF 2-Bit Adder To the Lower Half of Partial Product Shift de dos bits a derecha Dana K. Urribarri AC

25 Niveles de CSA Con tres niveles de CSA se puede combinar la semisuma y el carry con tres múltiplos del multiplicando: Semi suma Carry 4x i+2 A 2x i+1 A x i A x i A 2x i+1 A y 4x i+2 A Dana K. Urribarri AC

26 Niveles de CSA Con 2 niveles de CSA reduce en 2 a la mitad la cantidad de iteraciones (n). En cada iteración el camino más largo atraviesa los dos CSA. El retardo por los CSA es de 2n ΔCSA. Ocurre algo análogo para 3 CSA. Con 4 o más CSA se puede lograr paralelismo (Wallace tree). Dana K. Urribarri AC

27 Niveles de CSA 4-Bit Shift CSA 0 8a Mux CSA CSA Sum 0 4a Mux Carry Partial Product (Upper Half) 0 2a Mux CSA a Mux Multiplier x i+3 x i+2 x i+1 x i 4-Bit FF Adder 4 To the Lower Half of Partial Product La cantidad de iteraciones se reduce en 4. En cada iteración se atraviesan hasta 3 CSA. 4-bit right shift En total el retardo por CSA es de 3/4 n Δ CSA. Dana K. Urribarri AC

28 Árbol de CSA Para maximizar el paralelismo se puede armar un Wallace Tree de n operandos de n bits. Para k = n operandos, los niveles de un Wallace Tree son aprox. log 2 n log 2 3 = log n 2 log 3 2 El resultado final requiere atravesar O(log(n)) CSA. Dana K. Urribarri AC

29 Wallace Tree Dana K. Urribarri AC

30 Velocidad vs. Tamaño Adder Next multiple Partial product Several multiples... Small CSA tree Partial product All multiples... Full CSA tree Adder Adder Basic binary Speed up High-radix or partial tree Economize Full tree Dana K. Urribarri AC

31 Árbol multiplicador En su forma más general, varios múltiplos de A a Multiplier... En binario Recodificación de varios bits Recodificación de Booth Multiple- Forming Circuits... a a a Un árbol de reducción (combinacional) genera los productos parciales. Partial-Products Reduction Tree (Multi-Operand Addition Tree) El resultado está en notación redundante. El resultado se convierte a binario. Redundant result Redundant-to-Binary Converter Higher-order product bits Some lower-order product bits are generated directly Dana K. Urribarri AC

32 Array multiplier El árbol de reducción es una línea de CSA. Al final un ripple adder. x a 3 x a 2 x a 1 x a 0 CSA 0 Por qué es interesante este multiplicador tan lento? x a 4 CSA CSA CSA Ripple-Carry Adder ax Dana K. Urribarri AC

33 Array multiplier Es un layout simple y eficiente para diseño VLSI. Estructura muy regular. Las conexiones son cortas (sólo hay que conectarse con el full adder adyacente vertical, horizontal o diagonal). Dana K. Urribarri AC

34 Array multiplier Ninguna fila propaga carry. Cada producto parcial consiste de sumas intermedias y bits de carry. Sólo en la última fila se propaga el carry de forma horizontal. Se puede adaptar a complemento a 2 Dana K. Urribarri AC

35 Árbol binario redundante Se generan los múltiplos del multiplicando y se suman de a pares en dígito signado. La última suma, que es el producto en dígito signado, se convierte a binario. Dígito signado {1, 0, 1} es notación redundante: 5 = 0101 = 0111 = 1101 = 1111 = 1011 Esta redundancia permite sumar dos número binarios sin propagación de carry. Dana K. Urribarri AC

36 Árbol binario redundante S = A + B = an 1 a n 2 a 0 + b n 1 b n 2 b 0 = s n s n 1 s 0 La suma sin propagación de carry se hace en dos pasos: 1) Primero, se determinan un carry y suma intermedios, de tal forma que (a i, b i, c i+1, s i y d i son dígitos signados): a i + b i = 2c i+1 + d i Se eligen c i+1 y d i de forma que tal que no se genere carry en el próximo paso. 2) El el segundo paso, s i se calcula sumando d i y c i del nivel anterior: s i = d i + c i Dana K. Urribarri AC

37 Árbol binario redundante En ai + b i = 2c i+1 + d i se eligen c y d de forma que no haya carry en función de los a y b anteriores: a i b i c i+1 d i a i 1 a i-1 + b i 0 b i-1 c i+1 d i 11 a i-1 0 y b i Otro caso a i 1 a i-1 + b i 0 b i-1 c i+1 d i 01 a i-1 0 y b i Otro caso Dana K. Urribarri AC

38 Árbol binario redundante Para multiplicar operandos de n bits: No requiere convertir los operandos a dígito signado. El primer nivel tiene n/2 sumadores. El nivel k tendrá n/2 k sumadores. Todos los sumadores operan en dígito signado. En la última etapa, se debe convertir el dígito signado a binario restando la parte negativa a la parte positiva. Dana K. Urribarri AC

39 Árbol binario redundante Tiene O(log(n)) Es apto para implementación VLSI Aunque tiene mayor lógica por bit (dígito signado requiere dos registros). Es regular y también tiene conexiones cortas (cada sumador se conecta solo con dos del nivel siguiente) Dana K. Urribarri AC

40 Bibliografía Capítulo 3 y 6. Computer Arithmetic Algorithms. Israel Koren, 2da Edición, A K Peters, Natick, MA, Adapted from Koren, UMass. Copyright 2008 Koren, UMass and A.K. Peters. Capítulo 10 y 11. Computer Arithmetic: Algorithms and Hardware Designs. Behrooz Parhami, Oxford University Press, New York, Apéndice J. J. Hennessy & D. Patterson. Computer Architecture: A Quantitative Approach. Morgan Kaufmann Publishers INC. 2011, 5ta Ed. Suplementaria Capítulo 42. Editor Wai-Kai Chen. The VLSI Handbook. CRC Press. (2da Ed. 2007) Dana K. Urribarri AC