SUMADORES. Diseño de Sistemas con FPGA Patricia Borensztejn Versión 2016

Transcripción

1 SUMADORES Dseño de Sstemas con FPGA Patrca Borensztejn Versón 2016

2 Suma Recordamos las expresones de la suma: a b Cn S Cout S a b c C b ) c 1 ab ( a

3 Sumadores c b a S b a C b a S 1 c b a a b C ) ( 1 Full Adder Half Adder

4 Rpple-Carry Adder: el normal con propagacón de acarreo Rpple-carry adder: suma dos números de n-bts con n full adders. El delay del rpple-carry adder depende de la longtud n de los operandos. Fácl de construr. Ocupa poca área.

5 Rpple-Carry Adder: el normal con propagacón de acarreo module rpple_carry_adder( nput cn, nput [3:0] a, nput [3:0] b, output reg [4:0] sum, ); sum = a + b + cn; endmodule

6 Rpple-Carry Adder: el normal con propagacón de acarreo module carry_rpple #(parameter WIDTH=4) ( nput [WIDTH-1:0] a,b, output reg [WIDTH:0] sum ); reg [WIDTH:0] carry; nteger ; begn carry[0] = 1'b0; for(=0;<width;=+1) begn end endmodule end sum[width] carry[+1] = (a[] & b[]) ((a[] ^ b[])& carry[]); sum[] = a[] ^ b[] ^ carry[]; = carry[width];

7 Procedural Statement: FOR

8 Síntess RTL cuenta_ceros a[0] a[1] a[2] a[3] 0 cout

9 Arqutectura Spartan6 Confgurable Logc Block

10 CLB

11 SLICE (L,X y M)

12 Recursos en un CLB

13 Suma Recordamos las expresones de la suma: a b Cn S Cout S a b c C b ) c 1 ab ( a

14 Cadenas de Acarreo S el carry se propaga (vale 1) el multplexor seleccona el carry anteror, sno sgnfca que ambas entradas son guales, por lo tanto una de ellas es el Cout

15 SLICEM Cadena de Acarreo: Mux Puerta XOR LUT

16 Cadena de Acarreo

17 Carry-lookahead adder Descompone el carry en dos partes: acarreo propagado y acarreo generado. Absorbdo: s los dos sumandos son 0 Generado: s los dos sumandos son 1 (a b =1) Propagado: s alguno de los dos es 1, propaga el carry de la suma anteror. C b ) c 1 ab ( a G P P y G no dependen del carry anteror! : P = a xor b G = a b Reescrbmos S y C usando P and G: s = c xor P c +1 = G + P c

18 Carry Lookahead Adder No hay dependenca de los valores anterores. Los acarreos de cada bt pueden calcularse ndependentemente. C1 = G0 + P0.C0 C2 = G1 + P1.C1 = G1 + P1.G0 + P1.P0.C0 C3 = G2 + P2.G1 + P2.P1.G0 + P2.P1.P0.C0 C4 = G3 + P3.G2 + P3.P2.G1 + P3P2.P1.G0 + P3P2.P1.P0.C0 P = a xor b G = a b

19 CLA: secuenca de tempos Entran a, b y c 0 Se calculan todos los P y G Se calculan todos los c Se calculan todos los S y c out

20 16-bt CLA Desventaja del CLA: para muchos bts, la lógca se complca. Generacón de carry, requere puertas con mas fann (número de entradas mas lento) Se usan módulos de 4 bts (CLA) y se encadenan como los rpple carry adders

21 16 CLA Adder Los módulos de 4 bts propagan el acarreo y generan PG y GGy calculan S cuando tenen el acarreo ncal Cada módulo de 4 bts calcula su P y su G, que ahora llamaremos PG y GG: PG = P0.P1.P2.P3 GG= G3 + G2P3+G1P3P2+G0P3P2P1 C4 = G3 + P3.G2 + P3.P2.G1 + P3P2.P1.G0 + P3P2.P1.P0.C0 GG PG La undad CLL (carry lookahead logc) calcula los carrys según : Cout=GG +PG.Cn

22 16-bt CLA Adder Análss de tempos: Cada CLA calcula: Tempo 1: todos los P y G Tempo 2: todos los PG (1 nvel de puertas) Tempo 3: todos los GG (2 nveles de puertas) Tempo 3: todos sus C (hay que propagar el carry) Cada CLA recbe su entrada del LCU CLA0 en tempo 0 (carry ncal) CLA1, CLA2, CLA3 en tempo 5 (dos nveles de puertas) Cada CLA calcula su suma S CLA0 en tempo 4 (con carry ncal, propaga acarreo) CLA1, CLA2, CLA3 en tempo 6 Cálculo de C16 por la LCU: tempo 5 Comparacón con un CRA: Tempo de propagacón de acarreo: 16 para la S y Cout.

23 Carry Skp Adder Detecta cuando el carry de entrada a un grupo de bts es el msmo que el de salda. (ejemplo: ) Típcamente organzado en etapas de m bts Cuando se cumple que todos los P del grupo de bts son 1, el grupo propaga el carry de entrada. El carry skp adder está formado por bloques de m bts que mplementan el carry rpple adder. Solo le agregan un generador de PG (puerta and) y un multplexor de seleccón El objetvo es mejorar el tempo de propagacón de los rpple adders. Es decr, reducr el tempo en que el carry se propaga.

24 M-bt carry-skp adder CSK-m adder X (j) Y (j) m m 0 c out (j) M-bt carry rpple adder c n (j) c n (j+1) 1 P (j) m S (j)

25 Carry-select adder Calcula dos resultados de la suma y el acarreo de salda en paralelo: uno para cada valor del carry de entrada (0,1) Luego, un multplexor seleccona el resultado correcto. Los sumadores operan en paralelo. El retardo está lmtado por el retardo de los multplexores, que es menor.

26 Estructura del Carry-select adder

27 Bblografía Dgtal Arthmetc Syntess of Artmetc Crcuts FPGA Based System Desgn

28 FPGA Adders FPGA Adders: Performance evaluton and optmal desgn. IEEE Desgn & Test of Computers. Xng y W.H.Yu Rpple-carry adder has hghest performance/cost. Optmzed adders are most effectve n very long bt wdths (> 48 bts).

29 Cost (CLBs) Operatonal Tme (ns) Performance-Cost Rato Rpple Complet e CLA Skp RC-select Bts Bts IEEE Bts 80

30 Práctca de Combnaconales Quero: Un sumador total (full adder) Un sumador de n bts con propagacón de acarreo (Carry Rpple Adder) Un sumador de n bts con antcpacón de acarreo (CLA) Un sumador de n bts Skp Adder