Conversión Analógica/Digital

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1 11 Conversión Analógica/Digital 11.1 Introducción. Misión del convertidor analógico/digital La salida de los sensores, que permiten al equipo electrónico interaccionar con el entorno, es normalmente una señal analógica, continua en el tiempo. En consecuencia, esta información debe convertirse a binaria (cada dato analógico decimal codificado a una palabra formada por unos y ceros) con el fin de adaptarla a los circuitos procesadores y de presentación. Un convertidor analógicodigital (CAD) es un circuito electrónico integrado cuya salida es la palabra digital resultado de convertir la señal analógica de entrada. La conversión a digital se realiza en dos fases: cuantificación y codificación. Durante la primera se muestrea la entrada y a cada valor analógico obtenido se asigna un valor o estado, que depende del número de bits del CAD. El valor cuantificado se codifica en binario en una palabra digital, cuyo número de bits depende de las líneas de salida del CAD. Estos dos procesos determinan el diseño del circuito integrado. En la práctica, el proceso de conversión está sujeto a numerosas limitaciones resultado de los procesos de fabricación. Las más relevantes son el tiempo de conversión y la finitud del número de estados de salida. La conversión involucra un tiempo y, en consecuencia, supone una incertidumbre que limita la velocidad máxima de la entrada. Los valores discretos del proceso de cuantificación llevan consigo un error y una limitación de resolución del circuito. La elección del CAD en un diseño electrónico dependerá de la adaptación de sus rasgos a los requerimientos de la aplicación. El capítulo se estructura como sigue. En el primer apartado se exponen los principios operativos mediante ejemplos de operación de CADs. El segundo apartado tiene por fin exponer los tipos más comunes de CADs, el de doble rampa y el de aproximaciones sucesivas. En el tercer apartado se analizan los parámetros o características de un circuito integrado genérico. Finalmente, en el apartado 4 se selecciona un CAD en un diseño electrónico. JJGDUCA 1

2 Instrumentación Electrónica. Juan José González de la osa 11.2 Principios operativos de los CADs. Ejemplos de operación y parámetros estáticos En un CAD de bits hay 2 estados de salida y su resolución (porción más pequeña de señal que produce un cambio apreciable en la salida) se expresa como 1/2 (una parte en el número de estados). Con frecuencia la resolución se expresa a partir del margen de entrada del convertidor para definir el intervalo de cuantización o espacio de 1 LSB (Least Significant Bit; bit menos significativo). M arg en 1 LSB = q = 2 La figura 1 representa la respuesta de un convertidor A/D de 3 bits a una entrada analógica senoidal de 1 khz de frecuencia, valor medio 5 V y valor cresta a cresta de 10 V, coincidentes con el margen de entrada. En ella se observan los 2 3 =8 estados de la salida, correspondientes a los códigos binarios desde el 000 al 111. Cada intervalo de cuantización tiene una anchura de 10 (V)/8 (estados)=1,25 V. La figura 2 representa la respuesta del convertidor con un bit más. Se observa en ella el aumento de la resolución, ahora con 16 estados, que permite aproximar la señal digitalizada a la analógica original. El intervalo de cuantización es en este caso la mitad, y la resolución es el doble q=1,25 V Fig. 1. Digitalización de una señal analógica por un convertidor A/D de 3 bits. Se observan los 8 estados de cuantización de 1,25 V de anchuray los límites de cada intervalo de cuantización en ordenadas. 2 JJGDUCA

3 11 Conversión Analógica/ Digital Fig. 2. Digitalización de una señal analógica por un convertidor A/D de 4 bits (16 estados). El CAD es un dispositivo no lineal, por lo que no tiene sentido la consideración de función transferencia. Su relación entradasalida viene dada por una característica escalonada. La figura 3 representa característica ideal de un CAD de 3 bits. En ella se consideran los puntos de decisión situados en el centro de cada intervalo de cuantización (1/2 LSB) q Margen de entrada Códigos de salida LSB Curva ideal (lineal) Curva teórica 1,25 2,5 3,75 5 6,25 7,5 8,75 10 Entrada (V) 1/8 FE 1/4 FE 7/8 FE Fig. 3. Curva de transferencia de un CAD de 3 bits con cuantificación uniforme. Los puntos de decisión se sitúan en la mitad de cada intervalo de cuantización. Se ha supuesto un FE=10 V. JJGDUCA 3

4 Instrumentación Electrónica. Juan José González de la osa Los puntos de decisión pueden considerarse en los extremos o en los centros de cada intervalo de cuantificación. Por ejemplo, en el caso de los 8 estados anteriores, si las transiciones se dan en los extremos, la última se daría en el estado 7, que correspondería a una tensión de entrada de 7 1,25 V = 8,75 V. Esto es igual que hacer 10 1,25 V, que resulta a su vez de la generalidad: M arg en 1 M arg en q = M arg en = M arg en Para este mismo caso de de 8 estados, si las transiciones se dan en los puntos centrales de los intervalos, entonces, la última transición se da en el punto de decisión correspondiente al estado 7 q/2 = 7 1,25 0,125 = 8,875 V. En general, se da en el punto: M arg en Esta expresión puede verse también como: M arg en 1 q / 2 = M arg en = M arg en M arg en q / 2 = 2 q q / 2 = 2 1 q 2 La gráfica característica resume las especificaciones estáticas del proceso de conversión de un CAD. A continuación se exponen las limitaciones dinámicas de estos circuitos como consecuencia del proceso de muestreo de la señal analógica a convertir Muestreo de señales analógicas. Teorema de Shannon Al muestrear una señal de entrada, el CAD almacena su valor analógico en instantes de tiempo fijos y equiespaciados (periodo de muestreo) determinados por el circuito de muestreo y retención (Sample and Hold, S&H circuit). Si la información que porta la señal no experimenta cambios bruscos se puede muestrear a frecuencia baja sin temor a perder información crucial de la señal. Sin embargo, según muestra la figura 4, si la señal de interés fluctúa con velocidad, una velocidad de muestreo baja conlleva pérdida de información cuando se trata reproducir la señal original a partir de las muestras (cuantificación). En estos casos es necesario muestrear con mayor velocidad para asegurar la reproducción fiel de la señal capturada. 4 JJGDUCA

5 11 Conversión Analógica/ Digital Fig. 4. Muestreo a baja frecuencia de la salida de un sensor de alta velocidad. A continuación, se exponen distintos tipos de CADs, cuyos diseños determinan las características del circuito integrado y, consecuentemente, sus ámbitos de aplicación CAD de doble rampa En los convertidores de rampa se convierte la tensión analógica de entrada en el intervalo temporal que dura la descarga de un condensador, para luego convertir esta magnitud en una salida digital. La figura 5 muestra el esquema interno del circuito. Este circuito es muy lento pero muy preciso; se utiliza generalmente en medidas lentas que requieran precisión, como por ejemplo en los multímetros digitales. Veamos el funcionamiento para una entrada analógica unipolar, para V a >0 y V ref <0. Inicialmente se pone el contador en modo decreciente con todas sus salidas a 1 y el integrador se pone a cero (cortocircuitando el condensador mediante un circuito adicional que se omite para mayor sencillez), y se conecta el interruptor S a la tensión analógica que se va a convertir, V a. La salida de la puerta O es 0 y Q=1. La salida del integrador es una rampa de ecuación: Va v0 ( t) = t; τ τ = C Esta salida se mantiene hasta que todos los bits del contador hayan caído a cero, según muestra la figura 6. Como la rampa es decreciente, la tensión diferencial en el AO comparador es positiva, y su salida es un nivel alto, que habilita el paso de la señal de reloj por la puerta AD. En consecuencia, esta rampa decreciente tiene siempre la misma duración, T 1 =2 T, para cualquier tensión analógica a convertir. JJGDUCA 5

6 Instrumentación Electrónica. Juan José González de la osa Q=1 V a V ref Q=0 S C V o 1 T Q J K B 0 B 1 B 2... B 1 Contador binario ascendentedescendente Fig. 5. Esquema interno de un CAD de doble rampa de bits. Se han omitido las tensiones de alimentación de los amplificadores operacionales para tener una mayor simplicidad en el circuito. v o T 1 T 2 V a1 /C V ref /C t v o (T 1 ) V a2 /C ascendente descendente Fig. 6. Gráficas en el proceso de conversión de doble rampa. La rampa descendente siempre dura lo mismo y determina el punto de comienzo de la rampa ascendente. La duración de esta está relacionada con el valor analógico a convertir. 6 JJGDUCA

7 11 Conversión Analógica/ Digital Cuando todas las salidas del contador son nulas (cuando ha finalizado la cuenta decreciente) la salida de la puerta O se pone a 1 y Q=0; pasándose a integrar la tensión de referencia, para cualquier tensión a convertir. La ecuación del integrador es en este caso: ( ) ( 1 ) Vref V V vo t = vo T 1 1 T 1 τ τ τ a ref ( t T ) = T ( t ) Esta rampa creciente termina en el instante T 2, cuando la salida del integrador es nula, la tensión diferencial del comparador se anula y su salida pasa a cero, inhibiéndose el reloj. En este instante: V V T1 = 2 T a ( T2 T1 ) T2 T = 2 T a ref 0 = T1 1 τ τ Esto significa que el intervalo de tiempo T 2 T 1 es proporcional al periodo de reloj. La constante de proporcionalidad es el número de impulsos o cuentas transcurridas hasta que se anula la salida del integrador. Este número decimal permite obtener la palabra digital al codificarlo en binario: V V ref T V a 2 T1 = 2 Vref cte. T Por ejemplo, en un CAD de doble rampa de 12 bits con C=10 ms, T =1 µs, V ref =10 V; al convertir una tensión analógica se obtiene T 2 T 1 =2,5 ms. En consecuencia, el número de impulsos de reloj (periodos de reloj) equivalentes a este tiempo resulta: T2 T impulsos = T 1 2,5 ms = = ms Este número decimal codificado en binario con 12 bits es la palabra digital que resulta en la salida del CAD, Para este ejemplo, el tiempo que dura la rampa decreciente es: T = T 4, 096 ms = Para obtener la tensión analógica equivalente a esta palabra digital se aplica la ecuación de la rampa creciente: T2 T1 2,5 ms Va = Vref = 10 V = 6, V 2 T 4,096 ms JJGDUCA 7

8 Instrumentación Electrónica. Juan José González de la osa Los CADs que integran la señal de entrada pueden rechazar las interferencias que contaminan la señal de interés. Éstas suelen derivar de la red, por lo que se escoge un múltiplo de dicha frecuencia como periodo de integración con el fin de eliminarlas CAD de aproximaciones sucesivas Es el más común en convertidores integrados cuando la exactitud requerida no es determinante, ya que su diseño supone un equilibrio entre velocidad y complejidad. Se caracteriza por incluir un registro de aproximaciones sucesivas (SA; Sucesive Approximation egister) que contiene las distintas aproximaciones de la palabra digital. La figura 7 muestra el esquema interno de un CAD de aproximaciones sucesivas de 8 bits. En ella se aprecia el SA y la cadena de biestables tipo D, encargados de propagar un 1 de forma cíclica, desde que D 8 recibe el impulso de disparo que inicializa la conversión. V a 3,7 5 CDA egistro de salida SA... Q 7 Q 6 S 7 C 7 S 6 C 6... Q 0 S 0 C 0 D 8 Q 8 D 7 Q 7 D 6 Q 6 D 0 Q 0 Fig. 7. CAD de aproximaciones sucesivas de 8 bits; esquema interno. 8 JJGDUCA

9 11 Conversión Analógica/ Digital El funcionamiento se ilustra convirtiendo a digital una tensión analógica de 3,7 V sobre un fondo de escala en la entrada de 10 V. Inicialmente se pone a 1 el bit más significativo, Q 7 =1, manteniendo a cero el resto, y antes de llegar el impulso de disparo a D 8, todos los flipflop D ofrecen salida nula. Se convierte a analógica la palabra digital resultante ( ) y se compara con la señal a convertir (3,7 V). Como la tensión equivalente a la palabra digital (5 V) es superior, la salida del comparador es un 1 ; C 7 =1 como resultado de la propagación del 1 por la cadena D. Entonces Q 7 =0 y Q 6 =1; se convierte a analógica la palabra digital y así sucesivamente hasta que el 1 se ha propagado 8 veces por la cadena D. La tabla 1 muestra el proceso completo de conversión en los 8 ciclos de reloj que transcurren hasta el fin de conversión. Éste se suele anunciar por un terminal dispuesto a tal efecto. Pulso Palabra digital (Q i) Fracción de estadotensión aproximada Bits del SA afectados 0, inicio (128/256)*10=5>3,7 Q 7 =0 y Q 6 = (64/256)*10=2,5<3,7 Q 6 =1 y Q 5 = (96/256)*10=3,75>3,7 Q 5 =0 y Q 4 = (80/256)*10=3,125<3,7 Q 4 =1 y Q 3 = (88/256)*10=3,4375<3,7 Q 3 =1 y Q 2 = (92/256)*10=3,59375<3,7 Q 2 =1 y Q 1 = (94/256)*10=3,671875<3,7 Q 1 =1 y Q 0 = (95/256)*10=3, <3,7 Q 0 =0, fin conversión Tabla 1. Conversión de la tensión una entrada de 3,7 V. Este método de conversión es útil cuando la resolución no es un parámetro que limite en exceso el diseño, ya que ofrece velocidad a bajo coste con resoluciones de 8, 10, 12, 14 y 16 bits. El tiempo de conversión resulta de multiplicar el número de bits más 1 por el periodo del reloj, que suele ser interno al circuito integrado, aunque existen modelos que permiten emplear reloj externo. Esto se debe a que la palabra digital final no pasa al registro de salida hasta el siguiente flanco de reloj, en el que también se informa del fin de la conversión. Por ejemplo, para un periodo de reloj de 1µs, los tiempos de conversión son de 9 µs y 13 µs para resoluciones de 8 y 12 bits, respectivamente. El proceso de conversión es propio de un circuito realimentado, en el que se compara la señal a convertir con los distintos acercamientos de la palabra digital; por lo que a veces se le denomina convertidor con realimentación CAD de arrastre o servoconvertidor También llamados de tipo tracking, estos circuitos integrados presentan también una configuración con realimentación. La figura 8 presenta un esquema interno característico. En ella se aprecia el contador ascendentedescendente, que determina la aproximación digital de la tensión analógica de entrada. En principio se pone el contador a cero. El contador se incrementa según le llegan impulsos de reloj. La cuenta digital se va convirtiendo en analógica en el CDA y es comparada con la entrada. Mientras el resultado de la conversión D/A sea menor que la JJGDUCA 9

10 Instrumentación Electrónica. Juan José González de la osa entrada, el comparador ofrece salida de nivel alto y continúa la cuenta ascendente ( Up ). Cuando la salida del CDA supera a la entrada, la salida del comparador pasa a nivel bajo, la cuenta disminuye en una unidad ( Down ). Ahora la salida del comparador será otra vez un nivel alto, la cuenta aumenta una unidad, la salida del CDA supera a la entrada y, así sucesivamente. Es decir, el circuito entra en un ciclo de indecisión digital, oscilando la cuenta en ±1, en torno al valor correcto. Es decir, una vez la salida del CDA haya alcanzado a la entrada, cualquier pequeño cambio que se produzca en ésta es seguido con rapidez por el circuito, contando o descontando; de ahí la analogía con el funcionamiento de un servosistema. Como en estas situaciones se produce un seguimiento ( tracking ) de la entrada, no hace falta introducir como etapa previa un circuito de muestreo y retención (S&H). U/D Contador ascendentedescendente CDA V ref MSB LSB Palabra digital V a Fig. 8. Servoconvertidor o CAD de arrastre. El tiempo de conversión aumenta proporcionalmente al número de cuentas. Es decir, existe un compromiso entre resolución y rapidez. Sin embargo, para pequeñas variaciones en la entrada, el circuito es rápido; por ello suele emplearse como CAD de arrastre. La máxima velocidad de la señal de entrada que puede seguir el circuito (S; Slew ate) viene limitada por el periodo del reloj (T ) y responde a la siguiente expresión: 11.7 CAD con comparadores en paralelo S = 1 LSB T Este convertidor es muy rápido, ya que la conversión se realiza de forma simultánea y casi instantánea. La figura 9 muestra el esquema interno de un CAD de comparadores en paralelo de 3 bits. Sus elementos esenciales son la cadena de comparadores analógicos de alta velocidad y un codificador de prioridad. El tiempo de conversión viene determinado por la velocidad de los compradores y el codificador. Entre el codificador de prioridad y los comparadores suele intercalarse un registro (puede ser de biestables D) cuando la entrada varía rápidamente. El reloj que controla la transferencia de datos a través de los registros determina pues la velocidad de la salida. 10 JJGDUCA

11 11 Conversión Analógica/ Digital Obsérvese que el circuito se complica conforme aumenta el número de bits. En el esquema de la figura 8, para 3 bits de salida se requieren 7 comparadores. Es decir, para bits se requieren 2 1 comparadores; por lo que la adición de un bit casi duplica el número de comparadores. Además, al aumentar el número de bits también es mayor la complejidad del codificador de prioridad. Un codificador es un dispositivo combinacional con n entradas y m salidas, tal que en un instante cualquiera sólo una entrada toma el valor 1, para la que el circuito genera su código digital de salida. El código de salida más frecuente es el binario. Los codificadores de prioridad prevén la posibilidad de que más de una entrada o tecla de activación estén activas simultáneamente. Generalmente el circuito decide entre dos entradas simultáneas escogiendo la mayor de ellas. La figura 10 muestra el símbolo de este dispositivo, que forma parte el CAD de comparadores para m=7 y n=3. V re f (7/8)V ref E 7 (6/8)V ref E 6 (5/8)V ref E 5 (4/8)V ref (3/8)V ref E 4 E 3 Codificador de prioridad S 2 S 1 S 0 (2/8)V ref E 2 (1/8)V ref E 1 V a Fig. 9. Esquema interno de un CAD de comparadores en paralelo (CAD de tipo flash ). JJGDUCA 11

12 Instrumentación Electrónica. Juan José González de la osa m n Fig. 10. Símbolo de un codificador. Esta configuración suele emplearse para la linealización de transductores, empleando la característica estática del CAD. La tabla de verdad para el codificador de prioridad de CAD de la figura 10 (con 7 entradas y 3 salidas) se muestra en la tabla 2. E 7 E 6 E 5 E 4 E 3 E 2 E 1 S 2 S 1 S Tabla 2. Tabla de verdad del codificador de prioridad del CAD; 7 entradas y 3 salidas. La operación de este comparador es sencilla de mostrar mediante un ejemplo. Supongamos: V ref =8 V y V a =3,5 V. Entonces E 1 = E 2 = E 3 =1 (nivel lógico), con el resto a cero. Entonces, según la tabla 2, S 0 =S 2 =1 y S 1 =0, que corresponde al código binario del número decimal 3. Este método de conversión suele denominarse por secciones, al quedar clasificada la entrada analógica en un margen determinado por las tensiones umbrales de los comparadores. Obviamente, la conversión es más fina, posee más resolución, cuanto más pequeñas sean las secciones. Estos CAD suelen denominarse de tipo flash, por la velocidad que suelen alcanzar, hasta cientos de MHz los más rápidos actualmente. En los modelos comerciales, la salida de cada uno de los comparadores se almacena en un circuito de cerrojos ( latches ), antes de pasar al codificador de prioridad. La adición de un bit duplica aproximadamente el número de comparadores. Además, el número de puertas que requiere la lógica digital aumenta con el número de comparadores en un orden de log (), siendo el número de comparadores. En consecuencia, estos modelos se emplean sólo en aplicaciones que requieran alta velocidad. 12 JJGDUCA

13 11 Conversión Analógica/ Digital 8 Convertidores sigmadelta Son apropiados para aplicaciones con requisitos de resolución elevados (hasta 21 bits en algunos modelos) que involucren frecuencias bajasmedias (audio y voz entre 10 Hz y 100 khz). El esquema de la figura 11 muestra la estructura interna de este circuito. Entrada Mix Integrador Filtro y diezmador bits Fig. 11. Diagrama de bloques de un convertidor sigmadelta. El comparador de alta velocidad compara la salida del integrador con cero. El CDA de 1 bit toma el 0 ó el 1 de la salida del comparador y genera una tensión analógica que se resta a la señal de interés. La diferencia es integrada y comparada con cero. Por ejemplo, para una entrada positiva, la salida del comparador es una secuencia de 1 hasta que la salida del comparador pasa por cero. Cuanto más positiva sea la entrada mayor es la serie de 1 producida. Para entrada nula, en la salida del comparador se alternan los 1 con los 0. En este circuito la frecuencia de muestreo puede ser muy elevada comparada con la de la señal de entrada, por lo que el filtro antialiasing es muy simple. Tampoco es necesario el circuito S&H Parámetros de un CAD genérico Ejemplo de diseño eferencias CDA JJGDUCA 13

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