TEMA 1: PROCESADORES SEGMENTADOS

Transcripción

1 EMA : PROCESADORES SEGMENADOS. Diferencias entre rocesadores RISC y rocesadores CISC. PROCESADOR CISC: Comlex Instruction Set Comuter. Los rocesadores fueron dotados de conjuntos de instrucciones muy otentes que realizaban gran cantidad de oeraciones internas. Estas instrucciones se decodifican internamente en la unidad de control y ejecutadas mediante unas microinstrucciones almacenadas en una ROM interna, memoria de control. Para ello se requieren varios ciclos de reloj. Debido a la gran cantidad de oeraciones internas que realizaban las instrucciones se emezaron a llamar CISC. Simultáneamente se introducen los modos de direccionamiento ara disminuir la cantidad de instrucciones a almacenar en memoria. Está motivado orque el tiemo de acceso a memoria era mucho menor que el tiemo de rocesamiento. La arquitectura tio CISC dificulta el aralelismo a nivel de instrucciones, ara realizar la ejecución de una instrucción se debe de cargar desde memoria y traducirla a microoeraciones. PROCESADOR RISC: Reduced Instruction Set Comuter. Para aumentar la velocidad de rocesamiento se descubrió que con una determinada arquitectura de base la ejecución de rogramas comilados con instrucciones simles eran más eficientes. El avance en la fabricación de rocesadores centro el objetivo de diseño en las arquitecturas RISC en la disminución de accesos a memoria mediante un aumento de la cantidad de registros internos en el rocesador. El hardware de control es más sencillo debido al conjunto de instrucciones simlificado. La decodificación de instrucciones uede ser directamente imlementada or hardware dentro de la CPU, disminuyendo la lógica de control y obteniendo una mayor velocidad de ejecución. La alternativa RISC ermite la ejecución segmentada de instrucciones, ieline, y el diseño de rocesadores cableados. Ventajas de un diseño RICS frente a un CISC. ienen una mayor velocidad de ejecución. Reduce el tamaño de la CPU, or lo que se disone de más esacio ara recursos, mayor cantidad de registros o memoria caché. Al ser la lógica de control más simle, se facilita el diseño. Permite máquinas más comactas y con menor consumo al reducirse el tamaño de la CPU. Posibilita la segmentación y el aralelismo en la ejecución de instrucciones. Reduce los accesos a memoria debido a que los oerandos se cargan en registros. El rendimiento de la imlementación ieline en un rocesador RISC deende directamente de los riesgos que se generan durante la ejecución de dos o más instrucciones que entran en conflicto. Para minimizar los riesgos se lantea una relación muy estrecha entre los comiladores y la arquitectura. Las oeraciones comlejas que aarecen en el código fuente se descomonen en multitud de oeraciones sencillas RISC. El objetivo es mantener el hardware tan simle como odamos a bese de hacer más comlejo el comilador. La ganancia de velocidad se deba a que redominan las instrucciones más frecuentemente utilizadas, mientras que las menos frecuentes se descomonen en oeraciones simles. La cantidad de instrucciones en un rocesador RISC es mayor que en un CISC. Un factor imortante de los rocesadores RISC es la comatibilidad con el software reexistente. ienen filosofías de diseño ouestas. A igual tecnología y frecuencia de reloj, un rocesador RISC tiene mayor caacidad de rocesamiento, con una estructura de hardware más simle, teniendo como beneficio disminución de otencia y costes. El aumento de rendimiento de un RISC se sustenta en el diseño de un comilador eficiente.

2 2. Clasificación y características generales de las arquitecturas aralelas. El aralelismo se imlementa siguiendo dos líneas: Relicación de elementos: incluye unidades funcionales, rocesadores, módulos de memoria entre los que se distribuye el trabajo. A nivel de sistema están los multirocesadores y los canales/rocesadores de E/S A nivel de rocesador se tiene el uso de varias unidades funcionales en los rocesadores suerescalares, los rocesadores VLIW y los rocesadores vectoriales. Segmentación (ielining): es una técnica en la que un elemento se divide en una serie de etaas que funcionan de forma indeendiente y or las que van asando los oerandos y las instrucciones que rocesa cada elemento. De esta forma dicho elemento uede realizar simultáneamente oeraciones distintas en las diferentes etaas en que se encuentra dividido. axonomía de Flynn. Comutadores SISD (Single Intruction Single Data): Un único flujo de instrucciones rocesa oerandos y genera resultados definiendo un único flujo de datos. Comutadores monorocesador. Comutadores SIMD (Single Intruction Multile Data): Un único flujo de instrucciones rocesa oerandos y genera resultados definiendo varios flujos de datos. Comutadores matriciales y vectoriales. Comutadores MIMD (Multile Intruction Multile Data): El comutador ejecuta varias secuencias o flujos distintos de instrucciones y cada uno de ellos rocesa oerandos y genera resultados de forma que existen también varios flujos, uno or cada flujo de instrucciones. Comutadores multirocesadores y multicomutadores. Comutadores MISD (Multile Intruction Single Data): Se ejecutan varios flujos de instrucciones aunque todos actúan sobre el mismo flujo de datos. ios de aralelismo según la axonomía de Flynn. Paralelismo de datos. Se utiliza cuando una misma función, instrucción, etc se ejecuta reetidas veces en aralelo sobre datos diferentes. Se utiliza en máquinas de la clase MIMD. Paralelismo funcional. Se arovecha cuando las funciones, bloques, instrucciones, etc que intervienen se ejecutan en aralelo. Existen distintos niveles de aralelismo funcional. Nivel de instrucciones u oeraciones. (ILP), las instrucciones de un rograma se ejecutan en aralelo, es de bajo nivel, se exlota or el hardware de forma transarente o or el comilador. Es el nivel de granularidad más fina en la arquitectura de comutadores la granularidad es la cantidad de trabajo asociado a cada tio de tarea candidata a la aralelización. Nivel de bucle. Se ejecutan en aralelo distintas iteraciones de un bucle o secuencias de instrucciones de un rograma, la granularidad es fina-media. Nivel de funciones. Los distintos rocedimientos que constituyen un rograma se ejecutan simultáneamente, la granularidad es media. Nivel de rogramas. Se ejecutan en aralelo rogramas diferentes que ueden ser o no de una misma alicación, la granularidad es gruesa. 2

3 3. Medidas ara evaluar el rendimiento de un comutador. Las medidas más utilizadas ara el rendimiento de un comutador son: iemo de resuesta: tiemo que tarda el comutador en rocesar una entrada. Productividad: número de instrucciones rocesadas or unidad de tiemo. Funcionalidad: tios de entradas diferentes que es caaz de rocesar. Exansibilidad: osibilidad de amliar la caacidad de rocesamiento añadiendo bloques a la arquitectura existente. Escalabilidad: osibilidad de amliar el sistema sin que esto suonga una devaluación de las restaciones. Eficiencia: relación entre el rendimiento obtenido y el coste que ha suuesto conseguirlo. (eficiencia = rendimiento/coste). CPI CPU = NI CPI ciclo = NI f CPU : tiemo de CPU de un rograma o tarea. NI : número de instrucciones máquina del rograma que se ejecutan. CPI : número medio de ciclos or instrucción. ciclo : eriodo del reloj del rocesador. NIi CPIi Ciclos de reloj del rograma i= CPI = = NI NI CPI i :número medio de ciclos de las instrucciones de tio i. NI i : número de instrucciones de ese tio. CPE CPU = NI ciclo IPE CPE : número medio de ciclos entre inicios de ejecución de instrucciones. IPE : número medio de instrucciones que se emiten. n CPU N oeraciones = CPI ciclo Oinstrución NI f MIPS = = 6 6 CPU 0 CPI 0 MIPS : Millones de instrucciones or segundo. Oeraciones en coma flotante MFLOPS = CPU S ren dim iento( ) = = ren dim iento _ original CPU _ original CPU _ mejorada S ley de Amdahl + f ( ) ( ) f + f 3

4 4. Características de los rocesadores segmentados. La segmentación (ielining) es una técnica emleada en el diseño de rocesadores que trata de exlotar el aralelismo intrínseco que existe entre las instrucciones de un flujo secuencial. Mediante la segmentación se uede solaar la ejecución de múltiles instrucciones. Cada etaa de la segmentación comleta una arte de la tarea total. La salida de un segmento es la entrada del siguiente. La segmentación uede rocesar las subtareas de forma simultánea. La velocidad de emisión de tareas es el ritmo al que salen las tareas del rocesador. La rofundidad de segmentación es el número de n etaas en las que uede dividirse el rocesamiento de una instrucción. Para que el tiemo de latencia del rocesador segmentado sea el mínimo osible es necesario que el rocesador esté equilibrado. El rocesador está equilibrado si todas las subtareas en que se haya dividido la tarea total tarden en rocesarse el mismo tiemo. Las tareas no ueden avanzar a la etaa siguiente hasta que no se haya terminado la subtarea más lenta, en el caso que el rocesador no esté equilibrado las etaas más ráidas estarán un tiemo sin hacer trabajo, disminuyendo el rendimiento total del rocesador. La relación de recedencia de un conjunto de subtareas,, n que comonen cierta area, esecifica ara cada subtarea j que no uede comenzarse hasta que hayan terminado ciertas subtareas i. Las relaciones de recedencia ara todas las subtareas de forman su grafo de recedencia. 5. Descrición de una arquitectura segmentada genérica. La arquitectura segmentada genérica ASG, es de tio de registros de roósito general donde los oerandos se referencian exlícitamente. La ventaja de estas máquinas surgen del uso efectivo de los registros or arte del comilador al calcular exresiones aritmético lógicas y al almacenar datos. Los registros ermiten una gestión más flexible de los datos, además se reduce el tráfico de memoria, se acelera la ejecución del rograma y se mejora la densidad de código. Dos características imortantes del reertorio de instrucciones que clasifican las arquitecturas de roósito general: El número de oerandos que uede tener las instrucciones aritmético-lógicas. El número de oerandos que se ueden direccionar en memoria en las instrucciones aritméticológicas. Las instrucciones aritmético-lógicas de la ASG utilizan en total tres oerandos y ninguno de ellos se referencia a memoria. Las máquinas en la que los oerandos no se referencian en memoria se les denominan máquinas registro-registro o máquinas de carga/almacenamiento. 5. Reertorio de instrucciones de la ASG. La ASG tiene un total de 32 registros de 32 bits identificados como R0,, R3. Cada registro uede contener un valor entero a exceción de R0. Los registros de coma flotante de 64 bits se identifican como F0, F30 La longitud de las instrucciones en rocesadores segmentados de la ASG es de 32 bits. Los cuatro tios básicos de oeraciones son: Aritméticas y lógicas ransferencia de datos. Bifurcaciones o saltos incondicionales. Saltos condicionales. Las instrucciones de la ALU son oeraciones aritméticas sencillas y lógicas. Las oeraciones de transferencia de datos entre los registros y la memoria se realizan exclusivamente a través de instrucciones de carga (LD) y almacenamiento (SD). 4

5 En una instrucción de carga se almacena el contenido de una dirección de memoria en un registro y al contrario en una instrucción de almacenamiento. La modificación del flujo de control se realiza mediante las instrucciones de bifurcación y salto. La bifurcación ocurre cuando el cambio en el flujo de control sea incondicional y de salto cuando sea condicional, es decir cuando establece una condición (R5>0). Un salto es efectivo cuando la condición robada or la instrucción de salto es verdadera y la siguiente instrucción que se vaya a ejecutar es el destino del salto. Las bifurcaciones son siemre efectivas. 5.2 Imlementación de la segmentación de instrucciones en la ASG. En un rocesador segmentado el cálculo a segmentar es el trabajo que es necesario realizar en cada ciclo de instrucción, que es el número de ciclos de reloj que consume su rocesamiento. En la ASG un ciclo de una instrucción se descomone en cinco etaas básicas:. IF (Instruction Fetch): lectura de la instrucción de la caché de instrucciones. La caché de instrucciones uede admitir la lectura de una instrucción en cada ciclo de máquina y un fallo en la caché detiene la segmentación 2. ID (Intruction Decoding): decodificación de la instrucción y lectura de sus oerandos del fichero de registros. 3. EX (Execution): ejecución de las oeraciones si se trata de una instrucción aritmético-lógica y del cálculo de la condición y de la dirección de salto si se trata de una bifurcación o salto condicional. 4. MEM (Memory Access): Acceso a la caché de datos ara lecturas (cargas) o escrituras (almacenamientos). 5. WB (Write-Back result): Escritura del resultado en el fichero de registros. Las instrucciones de almacenamiento y salto no realizan ninguna acción en esta etaa ya que no necesitan escribir en el fichero de registros y se encuentran liberadas. En cada ciclo de máquina el fichero de registros debe admitir dos lecturas en la etaa ID y una escritura en la etaa WB. El tiemo total de la instrucción segmentada es ligeramente suerior al de su equivalente no segmentada debido al tiemo que se consume en el control de la segmentación. Este tiemo viene determinado or varios factores: Los cerrojos o buffers de contención con el objeto de aislar la información entre etaas. La duración de todas las etaas viene determinada or la duración de la etaa más lenta. Los riesgos que se roducen en la segmentación y roducen detenciones. 6. ios de riesgos resentes en la segmentación. Los riesgos de la segmentación son consecuencia tanto de la organización como de las deendencias entre las instrucciones. Un riesgo es la situación que imide a una instrucción acceder a la ejecución de sus etaas al deender de otra anterior. Los riesgos rovocan una arada en el flujo de las instrucciones dentro de las etaas de la segmentación hasta que la deendencia se resuelva. 6. Riesgos estructurales. Surgen or conflictos en los recursos, debido a que el hardware que necesita una instrucción está siendo utilizado or otra. Otras situaciones en las que ueden aarecer riesgos estructurales son: No todas las etaas de la segmentación tienen la misma duración. 5

6 Hay instrucciones más comlejas que otras. 6.2 Riesgos or deendencia de datos. Se roduce cuando una instrucción necesita los resultados de otra anterior or no haberse terminado de ejecutar. Los riesgos or deendencia de datos se clasifican en función del orden de los accesos de escritura y lectura de las instrucciones en tres tios, consideraremos las instrucciones i y j. Riesgo tio RAW (Read Alter Write): también conocido como deendencia verdadera, se roduce cuando la instrucción j intenta leer un dato antes de que la instrucción i lo escriba. Riesgo tio WAR (Write After Read): también conocido como antideendencia, se roduce cuando la instrucción j intenta escribir en su destino antes de que sea leído or la instrucción i. Riesgo tio WAW (Write After Write): también conocido como deendencia de salida, se roduce cuando la instrucción j intenta escribir un oerando antes de que sea escrito or la instrucción i. Hay que tener en cuenta que el caso RAR (Read Alter Read) no es un riesgo, ya que cuando dos instrucciones necesitan leer desde el mismo registro, lo hacen sin roblemas en la etaa de decodificación de la instrucción. En la ASG sólo se uede resentar el riesgo RAW. El riesgo WAR no se uede resentar ya que todas las lecturas de registro se realizan en la etaa ID y todas las escrituras de registro tienen lugar en la etaa WB, siendo la ID anterior a la WB. El riesgo WAW se resenta en segmentaciones que escriben en más de una etaa. La ASG evita este riesgo ya que solo escribe un registro en WB. Riesgos or deendencia de datos en registros en el caso de instrucciones aritmético-lógicas. Riesgos or deendencia de datos en memoria con instrucciones de carga y almacenamiento. Las alternativas más imortantes ara evitar los roblemas de los riesgos RAW son: La reorganización de código. Consiste en disoner las instrucciones en el rograma de forma que entre las instrucciones con deendencias tio RAW existan instrucciones que ermitan retrasar la segunda instrucción con resecto a la rimera, de esta forma la rimera tendrá tiemo a escribir su resultado antes que la segunda la lea. Debemos de mantener la semántica original del rograma, el orden original de las lecturas y escrituras de los registros y la memoria. En el caso de que el comilador no ueda reorganizar el código se deben insertar instrucciones NOP, entre las instrucciones que tengan deendencia de datos. Una ventaja es que no hace falta un hardware adicional, ero se necesita un comilador más comlejo y érdida de tiemo El interbloqueo entre etaas. Se introducen elementos hardware en el cauce ara detectar la existencia de deendencias, en el caso que detecte una la instrucción se detiene el número de ciclos necesarios. El rograma finaliza correctamente ero seguimos erdiendo ciclos lo que nos lleva a una disminución del rendimiento El adelantamiento (Caminos de byass o forwarding). Con esta técnica arovechamos los elementos de la técnica de interbloqueo y la utilizamos ara habilitar una serie de buses ara ermitir que los resultados de una etaa asen como entradas a la etaa donde son necesarios en caso de deendencias RAW, a la vez que rosigue su camino ara almacenarse en el fichero de registros. La función que tiene la lógica de byass es comrobar si hay coincidencia entre el identificador del registro de destino de la instrucción que acaba su etaa EX y los identificadores de los registros fuente de los oerandos de la instrucción siguiente que va a iniciar su etaa EX. 6.3 Riesgos de control. 6

7 Se roducen a artir de las instrucciones de control de flujo, saltos y bifurcaciones, ya que no odemos leer la instrucción siguiente hasta que no se conozca su dirección. Cuando se ejecuta un salto condicional el valor del contador del rograma uede incrementarse automáticamente o cambiar su valor en función de que el salto sea efectivo o no. En la ASG si la instrucción i es un salto efectivo entonces el PC no se actualiza hasta el final de la etaa MEM, hasta haber verificado la condición y calculado la nueva dirección del PC en la etaa EX. 7. El algoritmo de omasulo como técnica de lanificación dinámica en segmentación. Hasta el momento utilizamos la lanificación estática como única técnica en un rocesador segmentado. Una de las rinciales limitaciones de la segmentación estática es que emiten las instrucciones en orden, si el rocesador se detiene con una instrucción las osteriores no ueden roceder aunque no mantengan ninguna deendencia con las instrucciones que van or delante en el cauce. Una deendencia entre dos instrucciones uede dar lugar a un riesgo y a una detención. En la lanificación dinámica el hardware reorganiza la ejecución de la instrucción ara reducir las detenciones mientras mantiene el flujo de datos y la consistencia del estado del rocesador y de la memoria. Entre las ventajas de la lanificación dinámica está el arovechamiento más ótimo en tiemo real de una etaa EX con múltiles unidades funcionales con lo que simlificamos el trabajo del comilador. La ejecución fuera de orden introduce la osibilidad de tener que gestionar más riesgos que no existirían en un cauce de cinco etaas ni en un rocesador segmentado con oeraciones en coma flotante. Para ermitir la ejecución fuera de orden hay que desdoblar la etaa ID del rocesador en: Decodificación (ID, Instruction Decoding): decodificación de instrucciones y comrobación de los riesgos estructurales. Emisión (II, Instruction Issue): la instrucción esera hasta que no hay riesgos de tio RAW y cuando estén listos todos los oerandos fuente, se leen y se emiten la instrucción hacia la unidad funcional. El algoritmo de omasulo es una de las rimeras técnicas basada en la lanificación dinámica, de este algoritmo se derivan las técnicas de lanificación dinámica que utilizan todos los rocesadores suerescalares actuales. El algoritmo de omasulo se utilizó en la unidad de coma flotante del IBM 360/9, cuyo objetivo era conseguir un alto rendimiento y evitar los grandes retrasos que se tenían en los accesos a memoria y en las oeraciones de coma flotante. 7