SISTEMAS DIGITALES CONTROL 1 (20/4/2015)

Transcripción

1 SISTEMAS DIGITALES CONTOL (2/4/25) APELLIDOS NOMBE DNI: GUPO DE CLASE: Firma POBLEMA A ( puntos) La siguiente entidad y arquitectura corresponden a un circuito combinacional. LIBAY ieee; USE ieee.std_logic_64.all; ENTITY combinacional IS POT (a,b: IN STD_LOGIC; sal: OUT STD_LOGIC); END combinacional; ACHITECTUE estructural OF combinacional IS COMPONENT inv IS GENEIC (retardo:time:= ns); POT(e:IN STD_LOGIC; s:out STD_LOGIC); COMPONENT and2 IS GENEIC (retardo:time:= ns); POT(e,e:IN STD_LOGIC; s:out STD_LOGIC); COMPONENT nor2 IS GENEIC (retardo:time:= ns); POT(e,e:IN STD_LOGIC; s:out STD_LOGIC); SIGNAL na,nb,m,m:std_logic; FO ALL: inv USE ENTITY work.inv(flujo); FO ALL: and2 USE ENTITY work.and2(flujo); FO ALL: nor2 USE ENTITY work.nor2(flujo); BEGIN u: inv GENEIC MAP ( ns) POT MAP (e=>b, s=>nb); u: inv GENEIC MAP ( ns) POT MAP (e=>a, s=>na); u2: and2 GENEIC MAP (2 ns) POT MAP (e=>na, e=>nb, s=>m); u3: nor2 GENEIC MAP (2 ns) POT MAP (e=>a, e=>b, s=>m); u4: and2 GENEIC MAP (3 ns) POT MAP (e=>m, e=>m, s=>sal); END estructural; ) Dibuje la estructura del circuito. a b m sal m 2) Dígase, de forma razonada, con cuantas sentencias concurrentes se ha descrito la arquitectura. hay 5: u, u, u2, u3, u4 3) Dígase, de forma razonada, cuanto sería el retardo máximo de la salida respecto de las entradas.

2 SISTEMAS DIGITALES CONTOL (2/4/25) 6 ns = inversor (ns) + and2 o nor2 (2 ns) and2 + and2 (3ns) (3 niveles de puertas) 4) Si se desease testear la arquitectura con las formas de onda (A, B) de la figura siguiente, descríbalas con sentencias VHDL. A <= NOT A AFTE 25 ns; B <= '', '' AFTE 7 ns, '' AFTE 32 ns, '' AFTE 65 ns; 5) Obtenga la función de salida generada (sal) y justifique razonadamente si corresponde a la señal (SAL) representada en el cronograma del apartado 4. Sal= (a+b) (a b ) = a b En la señal SAL del cronograma durante los 6 primeros nanosegundos se obtiene un valor indeterminado, porque no se ha inicializado la salida y como consecuencia del retardo acumulado por el funcionamiento de los 3 niveles de puertas. Después la salida (SAL) responde a la función lógica obtenida en sal.

3 SISTEMAS DIGITALES CONTOL (2/4/25) POBLEMA 2A ( puntos) Se desea diseñar un circuito capaz de restar (M-N) dos palabras de cuatro bits M=M 3 M 2 M M y N=N 3 N 2 N N codificados en binario natural, de manera análoga al diseño de un sumador binario; para ello: ) Escribir la tabla lógica de un restador completo con tres entradas: m, n, y el adeudo a, de una posible etapa anterior y dos salidas: el bit de resta r y el adeudo d a la etapa siguiente. Implementarlo con multiplexores de tres entradas de control. r r d d 2) Construir el restador de cuatro bits en base a los restadores completos anteriores. M 3 N 3 M 2 N 2 M N M N a d 3 d 2 d d 3 2 3) Supóngase que las entradas (expresadas en decimal) son M= y N=2. Cuál sería el resultado del anterior circuito?. Sería correcto si se interpretase como un número en complemento a dos?. esultado: El resultado interpretado como un número en complemento a dos sería -2 4) Escríbase dicho número, interpretado como un número en complemento a dos, para que esté correctamente representado en 8 bits. Cuál es el rango de representación de los números binarios de cuatro bits y el de los números en complemento a dos de cuatro bits?. En ocho bits ango de números binarios de cuatro bits [,,5] ango de números en complemento a dos de cuatro bits [-8,..,, +7]

4 SISTEMAS DIGITALES CONTOL (2/4/25) POBLEMA 3A ( puntos) Dados dos números menores que 4: A (bits a i siendo i=n-, ) y B (bits b i siendo i=n-, ) codificados en binario natural, se quiere diseñar un circuito cuya salida S (bits s j siendo j=m-, ), sean los números binarios de entrada ordenados de mayor a menor. Se pide: ) Número de entradas y salidas del circuito. ( punto) 2) Obtención de la tabla de verdad, de acuerdo a las siguientes cabeceras. (3 puntos) a n-...a b n-...b S m-...s 3) educción de las funciones lógicas de las dos salidas de mayor peso mediante mapas de Karnaugh. (2 puntos) 4) De las dos funciones lógicas obtenidas en el apartado anterior, implementación de la de menor peso con puertas NAND. (2 puntos) 5) Implementación de la salida de menor peso del circuito con un multiplexor, controlado por los bits del número A. (2 puntos) ) Entradas = 4 ; Salidas = 4 2) 3) A 2) B 2) a a A ) b b B ) S3 S2 V S3S2 S S V SS aa aa bb bb S3 = b+a S2 = (a b )+(a b)+(a a)+(b b) 4)

5 SISTEMAS DIGITALES CONTOL (2/4/25) b S2 = (b a) + (b a) + (a a) + (b b) S2 = (b a) + (b a) + (a a) + (b b) a b S2 = (b a) (b a) (a a) (b b) a a a b b S2 5) b+b b b b S a a

6 SISTEMAS DIGITALES CONTOL (2/4/25) POBLEMA B ( puntos) La siguiente entidad y arquitectura corresponden a un circuito combinacional. LIBAY ieee; USE ieee.std_logic_64.all; ENTITY combinacional2 IS POT (a,b: IN STD_LOGIC; sal: OUT STD_LOGIC); END combinacional2; ACHITECTUE estructural OF combinacional2 IS COMPONENT inv IS GENEIC (retardo:time:= ns); POT(e:IN STD_LOGIC; s:out STD_LOGIC); COMPONENT and2 IS GENEIC (retardo:time:= ns); POT(e,e:IN STD_LOGIC; s:out STD_LOGIC); COMPONENT or2 IS GENEIC (retardo:time:= ns); POT(e,e:IN STD_LOGIC; s:out STD_LOGIC); COMPONENT nand2 IS GENEIC (retardo:time:= ns); POT(e,e:IN STD_LOGIC; s:out STD_LOGIC); SIGNAL nb,m,m:std_logic; FO ALL: inv USE ENTITY work.inv(flujo); FO ALL: and2 USE ENTITY work.and2(flujo); FO ALL: or2 USE ENTITY work.or2(flujo); FO ALL: nand2 USE ENTITY work.nand2(flujo); BEGIN u: inv GENEIC MAP ( ns) POT MAP (e=>b, s=>nb); u: or2 GENEIC MAP (2 ns) POT MAP (e=>a, e=>nb, s=>m); u2: nand2 GENEIC MAP (2 ns) POT MAP (e=>a, e=>b, s=>m); u3: and2 GENEIC MAP (3 ns) POT MAP (e=>m, e=>m, s=>sal); END estructural; ) Dibuje la estructura del circuito. a b m sal m 2) Dígase, de forma razonada, con cuantas sentencias concurrentes se ha descrito la arquitectura. hay 4: u, u, u2, u3 3) Dígase, de forma razonada, cuanto sería el retardo máximo de la salida respecto de las entradas.

7 SISTEMAS DIGITALES CONTOL (2/4/25) son 6 ns = inversor ( ns) + or2 o nand2 (2 ns) + and2 (3 ns) (3 niveles de puertas) 4) Si se desease testear la arquitectura con las formas de onda (A, B) de la figura siguiente, descríbalas con sentencias VHDL. A <= NOT A AFTE 2 ns; B <= '', '' AFTE 5 ns, '' AFTE 25 ns,'' AFTE 35 ns,'' AFTE 45 ns; 5) Obtenga la función de salida generada (sal) y justifique razonadamente si corresponde a la señal (SAL) representada en el cronograma del apartado 4. Sal= (a b) (a+b ) = (a +b ) (a+b ) = b En la señal SAL del cronograma durante los 6 primeros nanosegundos se obtiene un valor indeterminado, porque no se ha inicializado la salida y como consecuencia del retardo acumulado por el funcionamiento de los 3 niveles de puertas. Después la salida (SAL) responde a la función lógica obtenida en sal.

8 SISTEMAS DIGITALES CONTOL (2/4/25) POBLEMA 2B ( puntos) Se desea diseñar un circuito capaz de restar (M-N) dos palabras de cuatro bits M=M 3 M 2 M M y N=N 3 N 2 N N codificados en binario natural, de manera análoga al diseño de un sumador binario; para ello:. Escribir la tabla lógica de un restador completo con tres entradas: m, n, y el adeudo a, de una posible etapa anterior y dos salidas: el bit de resta r y el adeudo d a la etapa siguiente. Implementarlo con multiplexores de tres entradas de control. r r d 2. Construir el restador de cuatro bits en base a los restadores completos anteriores. d M 3 N 3 M 2 N 2 M N M N a d 3 d 2 d d Supóngase que las entradas (expresadas en decimal) son M= y N=3. Cuál sería el resultado del anterior circuito?. Sería correcto si se interpretase como un número en complemento a dos?. esultado: El resultado interpretado como un número en complemento a dos sería Escríbase dicho número, interpretado como un número en complemento a dos, para que esté correctamente representado en bits. Cuál es el rango de representación de los números binarios de diez bits y el de los números en complemento a dos de diez bits?. En ocho bits ango de números binarios de diez bits [,,23] ango de números en complemento a dos de diez bits [-52,..,, +5]

9 SISTEMAS DIGITALES CONTOL (2/4/25) POBLEMA 3B ( puntos) Dados dos números menores que 4: A (bits a i siendo i=n-, ) y B (bits b i siendo i=n-, ) codificados en binario natural, se quiere diseñar un circuito cuya salida S (bits s j siendo j=m-, ), sean los números binarios de entrada ordenados de mayor a menor. Se pide: ) Número de entradas y salidas del circuito. ( punto) 2) Obtención de la tabla de verdad, de acuerdo a las siguientes cabeceras. (3 puntos) a n-...a b n-...b S m-...s 3) educción de las funciones lógicas de las dos salidas de menor peso mediante mapas de Karnaugh. (2 puntos) 4) De las dos funciones lógicas obtenidas en el apartado anterior, implementación de la de menor peso con puertas NAND. (2 puntos) 5) Implementación de la salida de mayor peso del circuito con un multiplexor, controlado por los bits del número A. (2 puntos) ) Entradas = 4 ; Salidas = 4 2) A 2) B 2) a a A ) b b B ) S3 S2 V S3S2 S S V SS ) aa aa bb bb S = a b S = (a b)+(a b b)+(b a a)

10 SISTEMAS DIGITALES CONTOL (2/4/25) 4) S = (a b)+(a b b)+(b a a) S = (a b)+(a b b)+(b a a) S = (a b) (a b b) (b a a) a b b a b S a b a 5) b S3 a a