Osciladores Controlados por Voltaje: Un Caso de Estudio

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1 Osciladores Controlados por Voltaje: Un Caso de Estudio E. Montoya-Suárez Unidad Académica de Ciencias e Ingenierías, Universidad Autónoma de Nayarit Cd. de la Cultura Amado Nervo,63190 Tepic, Nayarit (México) F. Sandoval-Ibarra Diseño Electrónico, CINVESTAV-Guadalajara, Prol. Av. López-Mateos Sur Guadalajara, Jalisco (México) emontoya@nayar.uan.mx sandoval@ieee.org RESUMEN En este artículo se presenta el diseño y caracterización de osciladores controlados por voltaje, denotados comúnmente como VCOs (del Inglés Voltage Controlled Oscillator). El propósito es mostrar sus características de linealidad, área de integración y consumo de potencia. Este último parámetro es de interés fundamental ya que debe ser minimizado cuando el VCO es usado en sistemas de mayor complejidad; ejemplo de ello son los sistemas de adquisición de datos en tiempo real [1]. Los circuitos que se presentan fueron desarrollados en tecnología CMOS, 1.2µm, pozo N. ABSTRACT This paper presents the design and characterization of Voltage Controlled Oscillators, denoted commonly as VCOs. The aim of this work was to show the VCOs linearity characteristics, integration area and power consumption. The latter is critical, because it must be minimized when the VCOs are used in major systems; for example the systems of real time data acquisition [1]. All circuits were manufactured in a CMOS technology, 1.2µm, N-well.

2 Osciladores Controlados por Voltaje: Un Caso de Estudio E. Montoya-Suárez Unidad Académica de Ciencias e Ingenierías, Universidad Autónoma de Nayarit Cd. de la Cultura Amado Nervo, Tepic, Nayarit (México) F. Sandoval-Ibarra Diseño Electrónico, CINVESTAV-Guadalajara, Prol. Av. López-Mateos Sur Guadalajara, Jalisco (México) ABSTRACT emontoya@nayar.uan.mx En este artículo se presenta el diseño y caracterización de osciladores controlados por voltaje, denotados comúnmente VCOs (del Inglés Voltage Controlled Oscillator). El propósito es mostrar las características de linealidad, área de integración y consumo de potencia. Este último parámetro es de interés fundamental ya que debe ser minimizado cuando el VCO es usado en sistemas de mayor complejidad; ejemplo de ello son los sistemas de adquisición de datos en tiempo real [1]. Los circuitos que se presentan fueron desarrollados en tecnología CMOS, 1.2µm, pozo N. 1. INTRODUCCIÓN El diseño y caracterización de VCOs es muy importante por su amplia aplicación en la implementación de sistemas complejos a nivel de circuito integrado (CI). Dependiendo de qué sistema formará parte el VCO, no solo es importante el área de integración que ocupará, sino también es un compromiso entre diversos paramétros, entre los que sobresalen el ya meniconado consumo de potencia, la linealidad, el rango de frecuencia de oscilación, la tolerancia a variaciones de los elementos, entre otros. Por lo tanto, el diseño digital basa su operación no solo en el correcto establecimiento de estados lógicos, los que obedecen a secuencias y/o procedimientos establecidos que forman el fundamento del circuito bajo estudio, sino también depende de condiciones de mercado. Por tal razón, el desarrollo de todo sistema está orientado a su mejora u optimización del desempeño de parámetros básicos. Por lo anterior, el presente trabajo presenta un análisis comparativo de VCOs para su incorporación en un DPLL orientado a la adquisición de datos en tiempo real. Para ello en la sección 2 se presenta las consideraciones de diseño para el desarrollo de un VCO Current-Starved, así como las implicaciones en términos de potencia y área de integración. Un VCO alterno es el denominado Coupled- Source, el cuál es descrito en la sección 3. La sección 4 muestra los conceptos básicos del VCO Schmitt Trigger. Posteriormente, en la sección 5 se realiza un análisis de resultados de los VCOs. Finalmente las conclusiones del presente trabajo se proporcionan en la sección 6. sandoval@ieee.org 2. VCO CURRENT-STARVED El esquemático para este circuito se muestra en la Fig. 1. Los transistores M 2 y M 3 forman un inversor básico, mientras que M 1 y M 4 operan como fuentes de corriente. Estos últimos controlan la corriente que fluye por el inversor, con lo cual éste se ve forzado a operar con ese flujo de corriente. Estrictamente hablando, controlar el flujo de corriente representa tener control de los tiempos de carga y descarga, o lo que es lo mismo, tener control de la frecuencia de oscilación, f osc. Por otro lado, el transistor M 5 es una fuente de corriente controlada por el voltaje V VCO. Luego, la corriente que maneja M 6 es reflejada por M 4 ya que ellos también constituyen un espejo de corriente básico. Como es de suponer, la rama de corriente M 1 -M 4 es un inversor controlado por corriente y éste es el arreglo que se dispone en serie tantas veces como sea necesario para formar un lazo de oscilación. Los detalles de este diseño se pueden consultar en [2], aquí solo se mencionará que para un oscilador formado por N inversores (N 3) la frecuencia de oscilación se puede aproximar mediante el siguiente modelo ξ IBIAS fosc = (1) N C tot VDD donde C tot representa la capacitancia total en el nodo común a los drenajes de M 2 y M 3, mientras que ξ es un parámetro de ajuste de la tecnología. En este modelo se asume que M 5 opera en su región de saturación, con lo que el VCO abandonará su estado de oscilación para voltajes de control dados por (V VCO V Tn )<V DSAT, siendo V Tn y V DSAT los voltajes de encendido y de saturación del transistor M 5, respectivamente. Para analizar este circuito se realizó un diseño formado por 9 inversores. Para observar el desempeño a diferentes tipos de señales de control V VCO se aplicó una rampa de voltaje y se observó que a mayor voltaje menor duración del ancho del pulso y, a menor voltaje de control, menor frecuencia de oscilación. A manera de ejemplo, en la Fig. 2a se muestra el desempeño del VCO aplicando una polarización de 5 V. Sin embargo, para una adecuada verificación es conveniente analizar la curva V VCO vs. f osc mostrada en la 1

3 Fig. 2b. En la práctica, la pequeña desviación experimental que se observa es información que da lugar a la cuantificación de ξ. En este experimento la frecuencia de oscilación está centrada en khz con un voltaje de control de 2.74 V. Considerando la región lineal de la curva, se obtiene un modelo aproximado de la frecuencia de oscilación dado por opamp para restaurar los niveles lógicos CMOS. El circuito simplificado (ver Fig. 4) es usado para determinar la frecuencia de oscilación. El voltaje de salida obtenido en la compuerta de M 1 es (V DD 2V THN ) y es mantenido a través de M 2 mientras M 1 está encendido. ( V 1. 58) 3 fosc VCO (2) donde [f osc ]=Hz, con un coeficiente de correlación lineal r=0.999, y un rango de validez limitado por la desigualdad 2.2V V VCO 4V. Obsérvese que para tener control de f osc este diseño incorpora espejos de corriente, es decir, circuitos de uso común en diseño analógico. No es ésta la única opción para tener control en la frecuencia de oscilación, sin embargo, el propósito es mostrar la controlabilidad de f osc. (a) simulación experimental Fig. 1 Diseño CMOS del VCO current-starved formado por 9 inversores controlados por corriente. Aquí V VCO denota el voltaje de control. (b) Fig. 2 Desempeño del VCO: Aplicando una rampa de voltaje (a); curva f osc vs. V VCO en la que se compara la respuesta dada por simulación y obtenida experimentalmente (b). 3. VCO COUPLED-SOURCE Este oscilador (ver Fig. 3) disipa menos potencia que el tipo current-starved. La desventaja principal de esta configuración es la necesidad de un capacitor, el cuál no es un elemento disponible en tecnología digital. Sin embargo, este VCO es útil cuando la frecuencia central es controlada por un capacitor externo. Del punto de vista del diseño MOS, es posible obtener un capacitor C mediante el uso de un transistor operado en saturación con sus terminales de fuente y drenaje cortocircuitadas. Se observa que los transistores M 5 y M 6 se comportan como fuentes de corriente de valor I D, mientras que M 1 y M 2 operan como interruptores. Sí M 1 está apagado y M 2 está encendido, el voltaje en el drenaje de M 1 es (V DD - V THN ) debido a M 3. Entonces, la compuerta de M 2 está a (V DD -V THN ), y el voltaje en la fuente y drenaje (salida) de M 2 es aproximadamente (V DD -2V THN ). Este es el voltaje mínimo de salida. La excursión del voltaje de salida es limitada a V TH (aproximadamente 1V), es decir, un barrido desde aproximadamente 4V a 3V. Por lo tanto, el oscilador requiere un buffer o un circuito comparador basado en un Fig. 3 Configuración a nivel transistor del VCO tipo fuente acoplada [3]. Inicialmente, en el momento en que M 1 se apaga y M 2 se enciende, el voltaje en el punto X es (V DD V THN ). Cuando el voltaje en X cae abajo de (V DD 3V THN ), M 1 se enciende y M 2 se apaga, en otras palabras, el voltaje en el punto X cambia a 2V THN antes que la conmutación tome lugar. El tiempo que se requiere para cambiar a 2V THN es dado por 2 V t = C THN ID (3) 2

4 Fig. 4 Circuito esquemático simplificado para un VCO fuente acoplada. donde I D es la corriente de drenaje. Cuando el circuito es simétrico, entonces dos de estos tiempos ( t) de descarga son necesarios para cada ciclo del oscilador y, la frecuencia de oscilación estará dada por: 1 I f D osc = = 2 t 4 C VTHN Este VCO se diseñó para una frecuencia central de khz y una corriente de polarización de 10 µa; con estos valores se requiere un capacitor de 18 pf. La extracción del circuito eléctrico equivalente a partir del diseño a nivel layout se realiza para verificar la correcta respuesta en frecuencia con respecto al voltaje de control (ver Figura 5). Al analizar la respuesta se observa que el mejor rango lineal se encuentra en el intervalo 2.4V V VCO 3.8V con un coeficiente de correlación lineal r = (4) de M 4 cargue al capacitor C. Cuando el voltaje a través de C alcanza V SPH (voltaje de nivel alto de conmutación), la salida del disparador Schmitt va a un nivel bajo. Esto causa que la salida del oscilador vaya a un estado alto y permita una corriente constante a través de M 1 para descargar C. Cuando éste último es descargado y su valor es menor a V SPL (voltaje de nivel bajo de conmutación), el disparador Schmitt cambia de estado. Esto se repite generando una onda cuadrada como respuesta. El circuito esquemático del disparador Schmitt se muestra en la Fig. 6b. Por lo anterior, se puede estimar el tiempo que tarda el capacitor en cargarse de V SPL a V SPH [3], el cual está dado por VSPH V t SPL 1 = C (5) ID4 Por otro lado, el tiempo necesario para descargarse de V SPH a V SPL es [3] VSPH V t SPL 2 = C (6) ID1 De lo anterior, se concluye que el periodo de oscilación es la suma de los tiempos representados por (5) y (6). (a) Fig. 5 Gráfica f osc vs. V VCO para el VCO Fuente Acoplada. 4. VCO SCHMITT-TRIGGER Otra alternativa para implementar un VCO es usar una fuente de corriente en unión con un disparador Schmitt (denominado Schmitt Trigger), como se muestra en la Fig. 6a. Se observa que M 1 y M 4 son fuentes de corriente que reflejan la corriente de M 5 y M 6, respectivamente. Cuando la salida del oscilador es un estado lógico bajo, M 3 está encendido y M 2 apagado, lo cual permite que la corriente (b) Fig. 6 VCO con disparador Schmitt: a) circuito esquemático del VCO completo; b) circuito a nivel transistor para el disparador Schmitt. 3

5 El trabajo que aquí se reporta forma parte de un proyecto que requiere de un oscilador con una frecuencia central de khz, por lo que se decidió diseñar el disparador Schmitt [4] con V SPH =4V y V SPL =1.5V así como una corriente de polarización de 10 µa y un capacitor integrado poly-poly de 10 pf. En la Figura 7 se muestra el desempeño del oscilador en función del voltaje de control. Se observa que el rango lineal se encuentra en 1.8V V VCO 2.8V con un coeficiente de correlación lineal r = Al implementar el capacitor con un transistor MOS, se observa el mismo funcionamiento, pero el área de integración se reduce hasta en un 40% comparado con la utilizada por un capacitor poly-poly. mejor opción es un VCO tipo Current Starved ya que se tendría en el DPLL un rango de seguimiento mayor, por su mayor rango de linealidad enrededor de la frecuencia central, además es la configuración que requiere menor área de integración. Tabla 1 Comparativo de tres tipos de VCOs VCO Rango Lineal Coeficiente r Área (mm 2 ) Current Starved 2.2V V VCO 4.0V Source Coupled 2.4V V VCO 3.8V Schmitt Trigger C poly-poly 1.8V V VCO 2.8V Schmitt Trigger transistor MOS 1.8V V VCO 2.8V Fig. 7 Desempeño del VCO Schmitt Trigger. Un punto muy importante que se debe tomar en cuenta cuando se diseña para bajo consumo de potencia es utilizar los circuitos que requieran de menos corriente para su operación. Es por esto que la mejor opción para esta aplicación, sin tener restricciones en el área de integración, es utilizar el VCO tipo Fuente Acoplada, el cual consume solo 103 µw para su operación en la frecuencia central, comparado con los 686 µw y 1.6 mw que necesitan los VCO s tipo Current Starved y Schmitt Trigger, respectivamente. No está de más aclarar que para el VCO tipo Fuente Acoplada no se está considerando el consumo de potencia que requiere el circuito restaurador de niveles lógicos. 5. ANÁLISIS DE RESULTADOS Se observa en la Tabla 1 que el VCO con mayor rango lineal y menor área de integración es el tipo Current Starved, por lo que su rango de frecuencia es de 130kHz a 535kHz. Esto proporciona un rango lineal amplio de frecuencias alrededor de la frecuencia central para la cual fue diseñado. Por otro lado, para el VCO tipo Source Coupled se tiene una buena linealidad, pero su rango de frecuencias es de 187kHz a 360kHz, el cual es menor al que presenta el VCO anterior. Además, su área de integración es 60 % mayor, sin considerar el área que ocuparía el circuito restaurador de los niveles lógicos de la señal de salida. Por último, se muestra que el VCO tipo Schmitt Trigger ocupa casi la misma área que el VCO Current Starved, pero su rango lineal es muy limitado: de 86kHz a 265kHz. Fig. 8 Current Starved Schmitt Trigger Fuente Acoplada Característica f osc vs. V VCO para los tres tipos de VCOs descritos. 6. CONCLUSIONES Si se tuviera la necesidad de utilizar alguno de estos VCOs en la implementación de un Lazo Digital de Amarre por Fase (DPLL) [2] para su incorporación en un sistema de mayor complejidad (ver Apéndice A), se concluye que la APENDICE A Un circuito de gran complejidad es un sistema de adquisición de datos representado como diagrama a bloques en la Fig. A1. En éste la señal analógica de interés es acondicionada para su procesamiento mediante un 4

6 ADC. Sin embargo, dicho bloque no se muestra en el diagrama ni es descrito en este trabajo. Caso contrario son los bloques de memoria, los que sirven para almacenar resultados del procesamiento así como el programa del sistema, mientras que el DSP es el encargado de temporizar las diversas tareas de ejecución y es el medio por cual el usuario obtiene los datos resultantes del procesamiento. Cabe señalar que el DPLL permite el muestreo de la señal analógica en un intervalo de tiempo determinado por la señal de control, XF. En la práctica, XF es una señal de 100 Hz que excitará al DPLL e internamente éste deberá generará 1024 pulsos de reloj durante ½ ciclo (5ms). Un contador recibirá los pulsos y dividirá la frecuencia por 2 en cada una de sus etapas, donde las salidas se denotan por Q j (j=0, 1,..., 9). La necesidad del contador es fundamental ya que sus salidas constituyen el bus de direcciones de la memoria para realizar la lectura/escritura de datos. Un circuito 2 asegurará que el DPLL se amarre a la señal XF. Un diagrama a bloques se muestra en la Fig. A2 [5]. REFERENCIAS [1] Grout, Ian A. and Abdulhussain E. Mahdi, Design of an ASIC core for DSP based real time data adquisition, 5th World Multi-Conference on Systemics, Cybernetics, and Informatics (SCI 2001), Orlando, Florida, USA, July [2] E. Montoya-Suárez, Diseño y Fabricación de Bloques Básicos para la Construcción de un DPLL, Tesis Maestría, CINVESTAV-Guadalajara, 2002 (Mexico) [3] Baker, Jacob R., Harry W. Li, David E. Boyce, CMOS circuit design, layout, and simulation, Wiley InterScience, 1998, USA. [4] Filanovsky, I. M. And H. Bakes, CMOS Schmitt Trigger Design, IEEE Transactions on Circuits and Systems, Vol. 41, No. 1, January pp [5] F. Sandoval-Ibarra, E. Montoya Suárez, Reducción del Consumo de Potencia en el diseño de un PLL Digital en Tecnología CMOS, CONIELECOMP 2003, Febrero 2003, Puebla, Mexico Fig. A1 Diagrama a bloques del sistema de adquisición de datos. Fig. A2 Diagrama simplificado del DPLL. 5