11 Número de publicación: Int. Cl.: 72 Inventor/es: Tsuji, Ryuichi. 74 Agente: Elzaburu Márquez, Alberto

Transcripción

1 19 OFICINA ESPAÑOLA DE PATENTES Y MARCAS ESPAÑA 11 Número de publicación: Int. Cl.: B41J 2/01 ( ) B41J 2/175 ( ) B41J 29/38 ( ) 12 TRADUCCIÓN DE PATENTE EUROPEA T3 86 Número de solicitud europea: Fecha de presentación : Número de publicación de la solicitud: Fecha de publicación de la solicitud: Título: Grabador, dispositivo semiconductor y dispositivo de cabeza de grabación. 30 Prioridad: JP Titular/es: SEIKO EPSON CORPORATION 4-1, Nishi-shinjuku 2-chome Shinjuku-ku, Tokyo , JP 45 Fecha de publicación de la mención BOPI: Inventor/es: Tsuji, Ryuichi 45 Fecha de la publicación del folleto de la patente: Agente: Elzaburu Márquez, Alberto ES T3 Aviso: En el plazo de nueve meses a contar desde la fecha de publicación en el Boletín europeo de patentes, de la mención de concesión de la patente europea, cualquier persona podrá oponerse ante la Oficina Europea de Patentes a la patente concedida. La oposición deberá formularse por escrito y estar motivada; sólo se considerará como formulada una vez que se haya realizado el pago de la tasa de oposición (art del Convenio sobre concesión de Patentes Europeas). Venta de fascículos: Oficina Española de Patentes y Marcas. Pº de la Castellana, Madrid

2 1 ES T3 2 DESCRIPCIÓN Grabador, dispositivo semiconductor y dispositivo de cabeza de grabación. Campo técnico La presente invención se refiere a un aparato de grabación que tiene una memoria no volátil en un cartucho que aloja un material de grabación, de manera que varios datos (datos de cantidad que queda, datos de fecha de inicio de uso, datos de tipo de material de grabación, datos de gestión de fabricación, etc.) en un cartucho pueden ser almacenados en la memoria no volátil para gestionar condiciones de uso para cada cartucho, y en particular, a un aparato de grabación que tiene un circuito de interfaz (circuito que controla el acceso a la memoria) entre una sección de control del cuerpo principal del aparato de grabación y la memoria no volátil para reducir la cantidad de procesamiento a ser ejecutado por la sección de control para acceder a la memoria no volátil, así como un dispositivo semiconductor para su uso como la interfaz y un aparato de cabeza de grabación que comprende el dispositivo semiconductor para su uso como la interfaz. Antecedentes de la técnica La patente japonesa abierta a consulta por el público nº (patente japonesa nº ) describe un cartucho de tinta y un aparato de grabación en el que el cartucho de tinta tiene una memoria no volátil en la que los datos correspondientes a la cantidad de tinta que queda son almacenados para gestionar la cantidad de tinta que queda para cada cartucho. La patente japonesa abierta a consulta por el público nº describe una impresora de chorro de tinta que incluye un cartucho de tinta que tiene una memoria no volátil en el que es almacenada la información ID y un cuerpo principal de la impresora correlaciona la información ID para el cartucho de tinta leída de la memoria no volátil con la cantidad de tinta que queda para eliminar la necesidad de volver a detectar la cantidad de tinta que queda cuando es reinstalado un cartucho de tinta con la misma información ID. El aparato de grabación convencional y similares usan lo que se llama una memoria no volátil de tipo de acceso por secuencia de bits que permite que los datos sean escritos en ella y leídos de ella en forma de serie de bits para reducir el número de líneas de señal entre la sección de control del cuerpo principal de la impresora y la memoria no volátil. Sin embargo, puesto que a la memoria no volátil se accede en forma de serie de bits, se requiere mucho tiempo para escrituras y lecturas. Por tanto, si la sección de control (una CPU o similar) del cuerpo principal de la impresora controla directamente el acceso a la memoria no volátil, mientras que se está accediendo a la memoria no volátil, la sección de control (la CPU o similar) no puede ejecutar otros procesos. Esto puede provocar una demora en el proceso de impresión o una respuesta a una entrada operacional desde una sección de operación. La presente invención es proporcionada para resolver estos problemas, y es uno de sus objetos proporcionar un aparato de grabación que tenga una sección que controla el acceso a la memoria entre una sección de control del cuerpo principal del aparato de grabación y una memoria no volátil, para reducir la cantidad de procesamiento ejecutado por la sección de control para acceder a la memoria no volátil, así como un dispositivo semiconductor y un aparato de cabeza de grabación que es usado para este propósito. Un aparato de grabación convencional puede ser encontrado en el documento US-A Según la presente invención se proporciona un aparato de grabación que tiene una sección que controla el acceso a la memoria entre una sección de control del cuerpo principal de aparato, prevista en un cuerpo principal del aparato de grabación y una memoria no volátil prevista en un cartucho que aloja un material de grabación, para controlar escrituras y lecturas a y desde dicha memoria no volátil en base a comandos suministrados por dicha sección de control del cuerpo principal del aparato, caracterizado porque dicha sección que controla el acceso a la memoria está adaptada para recibir un comando de ajuste de modo desde la sección de control del cuerpo principal del aparato y es operable para almacenar un modo de operación realizado en el comando de ajuste de modo en un registro de modo, teniendo dicha sección que controla el acceso a la memoria una memoria de acceso aleatorio (17, 18) para almacenar temporalmente los datos leídos de dicha memoria no volátil, de manera que cuando dicha sección que controla el acceso a la memoria recibe un comando de modo de operación de control de acceso a la memoria desde dicha sección de control del cuerpo principal del aparato, dicha sección de control del cuerpo principal del aparato hace que los datos almacenados en dicha memoria no volátil sean transferidos a dicha memoria de acceso aleatorio, hace que varios procesos sean ejecutados con referencia a los datos almacenados en dicha memoria de acceso aleatorio para actualizar los datos almacenados en dicha memoria de acceso aleatorio, y luego hace que los datos almacenados en dicha memoria de acceso aleatorio sean transferidos a dicha memoria no volátil. Por tanto, el aparato de grabación según la presente invención está configurado para ejecutar escrituras a y lecturas desde la memoria no volátil vía la sección que controla el acceso a la memoria, reduciendo así la cantidad de procesamiento a ser ejecutado por la sección que controla el cuerpo principal del aparato para acceder a la memoria no volátil. Una realización del aparato de grabación según la presente invención está caracterizada porque la sección que controla el acceso a la memoria comprende una sección que comunica datos en serie para ejecutar comunicación de datos en serie con la sección de control del cuerpo principal del aparato, una sección de ejecución de comandos para interpretar y ejecutar un comando suministrado por la sección de control del cuerpo principal del aparato vía la sección que comunica datos en serie, una sección de control de lectura y escritura de memoria no volátil para ejecutar escrituras y lecturas a y desde la memoria no volátil, y una memoria de acceso aleatorio para almacenar temporalmente los datos leídos de la memoria no volátil, y porque la sección de control del cuerpo principal del aparato hace que los datos almacenados en la memoria no volátil sean transferidos a la memoria de acceso aleatorio, hace que varios procesos sean ejecutados con referencia a los datos almacenados en la memoria de acceso aleatorio para actualizar los datos almacenados en la memoria de acceso aleatorio y luego hace que los datos almacenados en la memoria de acceso aleatorio sean transferidos a la memoria no volátil. La sección de comunicación de datos en serie está prevista, por tanto, para comunicar datos en serie en-

3 3 ES T3 4 tre la sección de control del cuerpo principal del aparato y la sección que controla el acceso a la memoria, haciendo así posible reducir el número de líneas de señal requeridas entre la sección de control del cuerpo principal del aparato y la sección que controla el acceso a la memoria. Además, está prevista la memoria de acceso aleatorio, en la que los datos leídos de la memoria no volátil son todos almacenados de manera que los datos almacenados puedan ser leídos en respuesta a la solicitud de lectura de datos desde la sección de control del cuerpo principal del aparato, haciendo así posible responder a las solicitudes de lectura de datos a alta velocidad. Además, la sección de control del cuerpo principal del aparato puede generar una solicitud de escritura de datos para renovar los datos en la memoria de acceso aleatorio y luego hacer que los datos renovados en respuesta a la solicitud de escritura de datos sean escritos a la memoria no volátil. Por consiguiente, incluso con una pluralidad de ítems de datos a ser renovados, la pluralidad de datos puede ser escrita a la memoria no volátil con una única operación de escritura. Un dispositivo semiconductor según la presente invención está caracterizado por tener una sección que controla el acceso a la memoria formada sobre un substrato semiconductor, para controlar escrituras y lecturas a y de una memoria no volátil en base a comandos suministrados por una sección de control de cuerpo principal del aparato. Por tanto, en el dispositivo semiconductor según la presente invención, la sección que controla el acceso a la memoria está formada en el substrato semiconductor para constituir un circuito integrado, contribuyendo así a reducir el tamaño del aparato de grabación. Un aparato de cabeza de grabación según la presente invención está caracterizado porque un carro que comprende una sección para alojar un cartucho que aloja un material de grabación que incluye una memoria no volátil tiene una sección que controla el acceso a la memoria para controlar las transmisiones y recepciones de datos entre una sección de control del cuerpo principal de un aparato de grabación y una memoria no volátil en base a comandos suministrados por la sección de control del cuerpo principal del aparato de grabación. En el aparato de cabeza de grabación según la presente invención, la sección que controla el acceso a la memoria está así prevista en el carro que comprende la sección para albergar el cartucho que aloja el material de grabación, facilitando así la provisión de la sección que controla el acceso a la memoria. Breve descripción de los dibujos Fig. 1, es un diagrama de bloques que muestra la configuración completa de un aparato de grabación según la presente invención; Fig. 2, es un diagrama de bloques que muestra un ejemplo específico de una memoria no volátil; Fig. 3, es una vista útil para explicar la información almacenada en la memoria no volátil; Fig. 4, es una vista útil para explicar un ejemplo de la información almacenada en una memoria no volátil prevista en un cartucho de tinta negra; Fig. 5, es una vista útil para explicar un ejemplo de la información almacenada en una memoria no volátil prevista en un cartucho de tinta de color; Fig. 6, es un diagrama de bloques que muestra un ejemplo específico de una sección que controla el acceso a la memoria; Fig. 7, es una vista útil para explicar los nombres de terminales (nombres de señal) de un circuito integrado para una sección que controla el acceso a la memoria y sus funciones; Fig. 8, es una vista útil para explicar varios comandos suministrados por una sección de control de cuerpo principal del aparato; Fig. 9, es un diagrama de bloques de una sección de control de recepción; Fig. 10, es una vista útil para explicar temporizaciones para la conmutación de una señal de designación de modo de comando; Fig. 11, es una vista útil para explicar las especificaciones de un comando de longitud variable y una respuesta a él; Fig. 12, es una vista útil para explicar los contenidos de un grupo de registros de control y sus funciones; Fig. 13, es una vista útil para explicar la información almacenada en una RAM; Fig. 14, es un diagrama de bloques de una sección de control de transmisión; Fig. 15, es una vista útil para explicar un formato de datos de comunicación en serie; Fig. 16, es una vista en perspectiva que muestra la estructura de una sección del mecanismo de impresión de una impresora de chorro de tinta con un aparato de grabación según la presente invención aplicado a él; Fig. 17, es una vista en perspectiva que muestra un carro desarmado en una sección de soporte y una sección de cabecera; Fig. 18, es una vista en perspectiva de un cartucho de tinta; Fig. 19, es una vista útil para explicar la estructura de una placa de circuito de memoria no volátil; Fig. 20, es una vista (1) útil para explicar cómo se instala un cartucho de tinta; Fig. 21, es una vista (2) útil para explicar cómo se instala el cartucho de tinta; y Fig. 22, es una vista útil para explicar cómo contactan entre sí un substrato de memoria no volátil y un miembro de formar contacto de un mecanismo de contacto. El mejor modo de llevar a cabo la invención Se describirán a continuación realizaciones de la presente invención con referencia a los dibujos adjuntos. La Fig. 1 es un diagrama de bloques que muestra la configuración completa de un aparato de grabación según la presente invención. Un aparato de grabación 1 está compuesto por una sección de control del cuerpo principal del aparato 2 prevista en el cuerpo principal del aparato de grabación, una sección que controla el acceso a la memoria 3 prevista en un carro que comprende una sección de instalación del cartucho de tinta, una memoria no volátil 4 prevista en un cartucho de tinta negra, una memoria no volátil 5 prevista en un cartucho de tinta de color, y un mecanismo de control de grabación (no mostrado; un mecanismo para controlar la alimentación de la hoja, el movimiento del carro, la eyección de tinta y similares). Las memorias no volátiles 4 y 5 son, por ejemplo, EEPROMs que permiten escrituras eléctricas a la misma y lecturas eléctricas desde la misma. Aunque la Fig. 1 muestra una configuración que comprende las dos memorias 3

4 5 ES T3 6 no volátiles 4 y 5, puede ser usado cualquier número de memorias no volátiles. La sección de control del cuerpo principal del aparato 2 controla toda la operación del aparato de grabación 1 y comprende un sistema de microordenador. Varios comandos y datos son transmitidos y recibidos entre la sección de control del cuerpo principal del aparato 2 y la sección que controla el acceso a la memoria 3 mediante comunicación de datos en serie. Las memorias no volátiles 4 y 5 son lo que se llama de tipo de acceso por secuencia de bits que permite que los datos sean escritos en ellas y leídos de ellas en forma de series de bits. La sección que controla el acceso a la memoria 3 almacena los datos leídos de la memoria no volátil 4 ó 5 en una RAM en la sección que controla el acceso a la memoria 3. La sección de control del cuerpo principal del aparato 2 emite un comando de lectura a la RAM en la sección que controla el acceso a la memoria 3 para leer varios datos de ella. La sección de control del cuerpo principal del aparato 2 emite un comando de escritura a la RAM en la sección que controla el acceso a la memoria 3 para escribir varios datos a la misma. La sección de control del cuerpo principal del aparato 2 emite un comando para una escritura a la memoria no volátil, a la sección que controla el acceso a la memoria 3 para almacenar los datos almacenados en la RAM en la sección que controla el acceso a la memoria 3, en la memoria no volátil 4 ó 5. Por tanto, el aparato de grabación 1 según la presente invención tiene una sección que controla el acceso a la memoria 3 entre la sección de control del cuerpo principal del aparato 2 y las memorias no volátiles 4 y 5 para que la sección de control de acceso a la memoria 3 pueda ejecutar escrituras y lecturas a y desde las memorias no volátiles 4 y 5, haciendo así innecesario que la sección de control del cuerpo principal del aparato 2 acceda directamente a las memorias no volátiles 4 y 5. Por consiguiente, puede ser reducida la cantidad de procesamiento a ser ejecutado por la sección de control del cuerpo principal del aparato 2. Además, la sección que controla el acceso a la memoria 3 lee los datos almacenados en las memorias no volátiles 4 y 5 y los almacena en la RAM. En respuesta a una solicitud de lectura emitida por la sección de control del cuerpo principal del aparato 2, los datos almacenados en la RAM son leídos para una respuesta, posibilitando así una respuesta rápida a la solicitud de lectura. La Fig. 2 es un diagrama de bloques que muestra un ejemplo específico de una memoria no volátil. Las memorias no volátiles 4 y 5 comprenden cada una de ellas una célula de memoria 41, una sección de control de lectura/escritura 42 y un contador de dirección 43. Si una señal de selección de chip CS está en un nivel L, el contador de dirección 43 es puesto a cero y tiene un valor de contador de cero. Si la señal de selección de chip CS está en un nivel H, el contador de dirección 43 realiza una operación de recuento hacia arriba en base a la señal de reloj CK. Por consiguiente, cuando la señal de selección de chip CS es cambiada al nivel H, la dirección es ajustada a 0 y siempre que la señal de reloj CK es suministrada, la dirección puede ser incrementada. Si una señal de lectura/escritura WR está en el nivel L, la sección de control de lectura/escritura 42 lee los datos (1 bit) almacenados en la célula de memoria 41 en una dirección designada por el contador de dirección 43 y saca los datos de lectura a un terminal IO de E/S de datos. Si la señal de lectura/escritura WR está en el nivel H, la sección de control de lectura/escritura 42 escribe los datos (1 bit) suministrados al terminal IO de E/S de datos a la célula de memoria 41 en la dirección designada por el contador de dirección 43. La Fig. 3 es una vista útil para explicar la información almacenada en la memoria no volátil. Las memorias no volátiles 4 y 5 en esta realización tienen una capacidad de almacenamiento de 256 bits. Las memorias no volátiles 4 y 5 almacenan cada una de ellas 35 ítems de información. Cada ítem de información tiene una longitud de bits variable. Las memorias no volátiles 4 y 5 almacenan cada una de ellas datos de una longitud variable en forma de serie de bits. Esto hace posible almacenar una gran cantidad de información en una capacidad de almacenamiento limitado. Los datos sobre la cantidad de tinta que queda, los datos sobre los años y meses de inicio de uso de los cartuchos de tinta, esto es, los datos que deben ser renovados dependiendo del uso de los cartuchos de tinta son almacenados dentro del rango de los números 1 a 9 (los números de información 0 a 8 y 35 a 43) mostrados en la Fig. 3. Por tanto, cuando los cartuchos de tinta son usados realmente, los datos deben ser escritos (renovados) sólo a las direcciones inferiores en las memorias no volátiles 4 y 5. Por tanto, cuando se termina el uso del aparato de grabación 1 y es cortado el suministro de energía al mismo, los datos dentro del rango de los números 1 a 9 (números de información 0 a 8 y 35 a 43) tienen sólo que ser escritos a las memorias no volátiles 4 y 5. La memoria no volátil 4 prevista en el cartucho de tinta negra almacena los datos sobre la cantidad de tinta negra que queda y el año y mes de inicio de uso, y similares. La memoria no volátil 5 prevista en el cartucho de tinta en color almacena los datos sobre la cantidad de tinta que queda, el año y mes de inicio de uso y similares para cada tinta de color. Diversos datos que no se requiere que sean renovados por el usuario son almacenados dentro del rango de los números 10 a 35 (números de información 9 a 34 y 44 a 69) mostrados en la Fig. 3. Específicamente, estos datos incluyen datos sobre las versiones de los cartuchos de tinta, tipos de tinta, la fecha de fabricación (año, mes y día) de los cartuchos de tinta, sus números de serie, lugares de fabricación, reciclado de los cartuchos, etc. La Fig. 4 es una vista útil para explicar un ejemplo de la información almacenada en la memoria no volátil prevista en el cartucho de tinta negra. En la Fig. 4, el número de referencia 410 denota una primera zona de almacenamiento en la que son almacenados los datos para reescribir, y el número de referencia 420 denota una segunda zona de almacenamiento en la que son almacenados datos de sólo lectura. Las primeras zonas de almacenamiento 410 están dispuestas en direcciones a las que se accede antes que las segundas zonas de almacenamiento 420 cuando se accede a la memoria no volátil 4. Los datos para reescribir almacenados en las primeras zonas de almacenamiento 410 son el primer y segundo datos de cantidad de tinta negra que queda asignados a las zonas de almacenamiento 411 y 412, respectivamente, en términos de orden de acceso. Los datos de cantidad que queda de tinta negra son asignados a las dos zonas de almacenamiento 411 y 412

5 7 ES T porque los datos en estas zonas son reescritos alternativamente. Por tanto, los datos almacenados en la zona de almacenamiento 411 son los últimos datos reescritos, los datos de cantidad que queda de tinta negra almacenados en la zona de almacenamiento 412 preceden a los últimos datos resescritos y los datos en la zona de almacenamiento 412 van a ser escritos a continuación. Los datos de sólo lectura almacenados en la segunda zona de almacenamiento 420 son aquellos sobre las fechas de apertura (año y mes) de los cartuchos de tinta, las versiones de los cartuchos de tinta, los tipos de tinta tales como pigmentos y tintes, los datos de fabricación (año, mes y día) del mismo, las líneas de producción para el mismo, sus números de serie, y la presencia de reciclado indicando si el cartucho de tinta es nuevo o reciclado, siendo dichos datos asignados a las zonas de almacenamiento 412 a 430 en términos de un orden de acceso. La Fig. 5 es una vista útil para explicar un ejemplo de la información almacenada en la memoria no volátil prevista en el cartucho de tinta de color. En la Fig. 5, el número de referencia 510 denota unas primeras zonas de almacenamiento en las que son almacenados los datos para reescribir y el número de referencia 550 denota unas segundas zonas de almacenamiento en las que son almacenados datos de sólo lectura. Las primeras zonas de almacenamiento 510 están dispuestas en las direcciones a las que se accede antes que las segundas zonas de almacenamiento 550 cuando se accede a la memoria no volátil 5. Los datos para reescribir almacenados en las primeras zonas de almacenamiento 510 son el primer y segundo datos de cantidad que queda de tinta cian, el primer y segundo datos de cantidad que queda de tinta magenta, el primer y segundo datos de cantidad que queda de tinta amarilla, el primer y segundo datos de cantidad que queda de tinta cian claro, el primer y segundo datos de cantidad que queda de tinta de tinta magenta claro que son asignados a las zonas de almacenamiento 511 y 520, respectivamente, en términos de un orden de acceso. Los datos de cantidad que queda de tinta para cada color son asignados a las dos zonas de almacenamiento porque los datos en estas zonas son reescritos alternativamente como en el cartucho de tinta negra. Los datos de sólo lectura almacenados en las segundas zonas de almacenamiento 550 son aquellos sobre las fechas de apertura (año y mes) de los cartuchos de tinta, las versiones de los cartuchos de tinta, sus tipos de tinta tales como pigmentos y tintes, su fecha de fabricación (año, mes y día), las líneas de producción para ellos, sus números de serie y la presencia de reciclado que indica si el cartucho de tinta es nuevo o reciclado, siendo dichos datos asignados a las zonas de almacenamiento 551 a 560 en términos de un orden de acceso. Puesto que estos datos son los mismos independientemente de los colores, sólo los datos para un color son almacenados como datos comunes para todos los colores. La Fig. 6 es un diagrama de bloques que muestra un ejemplo específico de la sección que controla el acceso a la memoria. La sección que controla el acceso a la memoria 3 está compuesta por una sección de comunicación de datos en serie 11, una sección de control de recepción 12, una sección de control de transmisión 13, una sección de ejecución de comandos 14, un registro de modo 15, un grupo de registros de control 16, una primera RAM 17, una segunda RAM 18, una sección de control de escritura y lectura a la memoria no volátil 19, una sección de control de salida 20, y una tabla de datos de longitud efectiva de bits 21, una sección de generación de reloj 22, una sección de circuito de oscilación 23, una sección de circuito de puesta a cero 24, una sección de control de prueba 25 y una tabla de correlación de información y dirección 26. En esta realización, la sección que controla el acceso a la memoria 3 es implementada como un circuito integrado (dispositivo semiconductor) de un chip usando una matriz de puerta CMOS. La sección que controla el acceso a la memoria 3 puede comprender el control del programa usando un microordenador de un chip que tiene una función de comunicación en serie construida en su interior. La Fig. 7 es una vista útil para explicar los nombres de los terminales (nombres de señal) del circuito integrado para la sección que controla el acceso a la memoria y sus funciones. La referencia RXD denota un terminal de entrada para una señal de datos en serie suministrados por la sección de control del cuerpo principal del aparato 2. La referencia SEL denota un terminal de entrada para una señal de designación del modo comando (señal de selección de comando) suministrada por la sección de control del cuerpo principal del aparato 2. La referencia TXD denota un terminal de salida para una señal de datos en serie suministrados a la sección de control del cuerpo principal del aparato 2. La referencia CS1 denota un terminal de salida para una señal de selección (señal de habilitar chip) para la primera memoria no volátil y la referencia CS2 denota un terminal de salida para una señal de selección (señal de habilitar chip) para la segunda memoria no volátil. La referencia I01 denota un terminal E/S de la primera memoria no volátil, y la referencia IO2 denota un terminal E/S de la segunda memoria no volátil. La referencia RW1 denota un terminal de salida para una señal de lectura/escritura para la primera memoria no volátil, y la referencia RW2 denota un terminal de salida para una señal de lectura/escritura para la segunda memoria no volátil. La referencia CK1 es un terminal de salida para una señal de reloj para la primera memoria no volátil, y la referencia CK2 es un terminal de salida para una señal de reloj para la segunda memoria no volátil. La referencia PW1 denota un terminal de suministro de energía para la primera memoria no volátil, y la referencia PW2 denota un terminal de suministro de energía para la segunda memoria no volátil. Las referencias OSC1 y OSC2 denotan terminales de conexión para un oscilador cerámico, un vibrador de cristal, y similares. La referencia RST denota un terminal de entrada para una señal de puesta a cero inicial. La referencia ES denota un terminal de entrada para seleccionar un tiempo de escritura para la memoria no volátil. Las referencias M1 a M4 denotan los terminales de entrada para una señal de prueba para seleccionar una salida de monitor. La referencia VCC1 denota un terminal de suministro de energía +5-V, la referencia VCC2 denota un terminal de suministro de energía +3,3-V, y la referencia VSS denota un terminal tierra (GND). Los símbolos mostrados en la columna E/O de la figura 7 tienen los siguientes significados: la referencia EN denota una entrada, la referencia SAL denota una salida y la referencia Tri denota una salida del lado de tres estados. La columna de valor inicial in- 5

6 9 ES T3 10 dica los niveles lógicos obtenidos cuando este circuito integrado de la sección que controla el acceso a la memoria es inicialmente puesto a cero. Además, los ítems encerrados por los paréntesis en la columna de valor inicial indican el nivel de cada terminal de salida obtenido inmediatamente después de que las salidas a la memoria no volátil han sido activadas siguiendo el ajuste de un permiso de acceso en un registro de ajuste de permiso de acceso a la memoria no volátil, descrito a continuación. La referencia H denota un nivel alto, la referencia L denota un nivel bajo, y la referencia HiZ denota un estado de alta impedancia. Tres líneas de señal conectan la sección que controla el acceso a la memoria 3 a la sección de control del cuerpo principal del aparato 2 (véase la Fig. 1), como se muestra en la Fig. 6. La referencia RXD denota los datos recibidos (datos transmitidos desde la sección de control del cuerpo principal del aparato 2), la referencia TXD denota los datos transmitidos (datos recibidos por la sección de control del cuerpo principal del aparato 2), y la referencia SEL denota una señal de designación del modo comando que indica si un comando transmitido por la sección de control del cuerpo principal del aparato 2 tiene una longitud fija o variable. El nivel L de la señal de designación del modo comando SEL indica un comando de longitud fija de 8 bits, mientras que su nivel H indica un comando de longitud variable. El método de comunicación de datos en serie comprende un método UART ( Universal Asynchronous Receiver Transmitter Transmisor Receptor Asíncrono Universal ). La longitud de los datos es de 8 bits, la longitud del bit de inicio es 1, la longitud del bit de parada es 1 bit, y no se usa bit de paridad. Los datos son transferidos desde un LSB ( Least Significant Bit Bit Menos Significativo ) a un MSB ( Most Significant Bit ; Bit Más Significativo ). La velocidad en baudios es de 125 kbps. Una sección de recepción 11a en la sección de comunicación de datos en serie 11 monitoriza el nivel lógico de los datos RXD recibidos con un ciclo de 0,5 microsegundos basado en el reloj TCLK de 2 MHz de frecuencia suministrado por la sección de generación de reloj 22. Por tanto, los datos de un bit experimentan 16 detecciones de nivel. Al reconocer el bit de inicio en base al hecho de que el nivel lógico de los datos RXD recibidos cambia del nivel H al nivel L, la sección de recepción 11a repite el muestreo del nivel lógico de los datos RXD recibidos con un ciclo de reloj 16 que empieza en el octavo reloj TCLK desde el punto en el que el bit de inicio ha sido reconocido. Esto permite que el nivel lógico de los datos RXD recibidos sea muestreado sustancialmente en el medio de cada bit. Después de que el bit de inicio ha sido reconocido, si el nivel lógico de los datos RXD recibidos vuelve a H en el siguiente reloj, la sección de recepción 11a considera el nivel L detectado anteriormente como ruido para reiniciar una operación de detección del bit de inicio. Además, si el nivel lógico del bit de inicio muestreado en el octavo reloj TCLK desde el punto en el que el bit de inicio ha sido reconocido no es L, la sección de recepción 11a suspende el muestreo subsiguiente de datos y comienza de nuevo la operación de detección del bit de inicio. Además, si el nivel de muestreo del bit de parada no es H, la sección de recepción 11a invalida todos los datos muestreados. Esto evita la recepción de datos anormales que resultan de diferentes velocidades en baudios entre el lado que transmite y el lado que recibe o por otros factores. Al recibir normalmente todo, el bit de inicio, datos de ocho bits y el bit de parada, la sección de recepción 11a convierte los datos de 8 bits en serie recibidos en datos en paralelo y los saca a la sección de control de recepción 12 como datos RD recibidos paralelos. Una sección de transmisión 11b en la sección de comunicación de datos en serie 11 convierte los datos TD en paralelo transmitidos suministrados por la sección de control de transmisión 13, en datos en serie, añade el bit de inicio y el bit de parada a los datos en serie para generar los datos transmitidos TXD, y transmite los datos TXD transmitidos generados a una velocidad en baudios predeterminada. La Fig. 8 es una vista útil para explicar varios comandos suministrados por la sección de control del cuerpo principal del aparato. La Fig. 8(a) muestra un comando de longitud fija de 8 bits suministrado por la sección de control del cuerpo principal del aparato cuando la señal de designación del modo de comando SEL tiene el nivel L. Hay tres tipos de comandos de longitud fija de 8 bits: un comando de proceso de desconexión, un comando de inicialización, y un comando de ajuste de modo. El comando de proceso de desconexión solicita en desconexión al aparato de grabación 1 que varios datos almacenados en la RAM 17 ó 18 sean escritos a la memoria no volátil 4 ó 5 y que después de que la escritura ha sido completada, todas las salidas a las memorias no volátiles 4 y 5 sean inicializadas a sus estados de puesta a cero establecidos inmediatamente después de la conexión. El comando de inicialización solicita que todos los circuitos en la sección que controla el acceso a la memoria 3 sean inicializados a su estado de puesta a cero establecido inmediatamente después de la conexión. El comando de ajuste de modo ajusta un modo de operación usado cuando la señal de designación de modo de comando SEL ha pasado al nivel H. El comando de ajuste de modo designa el modo de operación con los 4 bits menos significativos. Por ejemplo, si los 4 bits menos significativos son 0010, ha sido ajustado un modo de operación 2. La sección de control del cuerpo principal del aparato 2 está adaptada para usar información de modo de 4 bits para gestionar una pluralidad de modos de operación que varían desde los modos 0 a 15. Por ejemplo, la operación completa del aparato de grabación es controlada comúnmente en el modo 0, y los datos de impresión son controlados en el modo 1. En el modo 2, se puede acceder a las memorias no volátiles 4 y 5 vía la sección que controla el acceso a la memoria. En el modo 3 es controlado un sistema sensor de cabeza. Incluso si los datos transmitidos desde la sección de control del cuerpo principal del aparato 2 son suministrados a una pluralidad de secciones de control (por ejemplo, una sección que controla la eyección de tinta, una sección que controla el movimiento del carro, y una sección que controla la alimentación de la hoja), la designación de un modo de operación permite que sólo la sección de control compatible con este modo de operación opere en base a los datos transmitidos desde la sección de control del cuerpo principal del aparato 2. En esta realización, la sección que controla el acceso a la memoria 3 está adaptada para acceder a las dos memorias no volátiles 4 y 5. Por tanto, si está pre-

7 11 ES T3 12 vista una pluralidad de secciones de control de acceso a la memoria 3 y asignadas con diferentes modos de operación, se puede acceder a un gran número de memorias no volátiles. Incluso si, por ejemplo, se proporcionan cartuchos independientes para tintas tales como cian, cian claro, magenta, magenta claro, amarillo, y negro y cada una comprende una memoria no volátil, entonces, por ejemplo, se puede acceder a seis memorias no volátiles usando, por ejemplo, tres secciones de control de acceso a la memoria 3. Por tanto, será fácil extender la construcción del aparato de grabación usando el modo de operación. La Fig. 8(b) muestra un comando de longitud variable suministrado por la sección de control del cuerpo principal del aparato cuando la señal de designación del modo de comando SEL tiene el nivel H. El comando de longitud variable comprende una pluralidad de bytes. En el primer byte, los 4 bits más significativos designan el modo de operación y los 4 bits menos significativos designan la longitud de bytes de este comando. El modo de operación 2 (0010) es ajustado esencialmente para comandos a la sección que controla el acceso a la memoria 3. La longitud de bytes en los 4 bits menos significativos contiene datos representativos de las longitudes de bytes de los segundos y siguientes bytes (los datos representativos de las longitudes de bytes de los bytes sucesivos exclusivos del primer byte). En el segundo byte, los 4 bits más significativos designan un comando, y los 4 bits menos significativos designan una longitud de dato. Si los 4 bits más significativos del segundo byte son 0000, esto representa un comando para una lectura de datos; si es 1000, esto representa un comando para una escritura de datos. Los 4 bits menos significativos del segundo byte contienen datos que indican la longitud de bytes de datos de escritura suministrados después de los datos de dirección si el comando requiere una escritura de datos, o contiene datos que indican la longitud de bytes de datos de lectura si el comando requiere una lectura de datos. En esta realización, hasta 4 bytes de datos pueden ser suministrados con un único comando de solicitud de escritura. El tercer y cuarto bytes contienen datos que indican direcciones a o desde las cuales los datos van a ser escritos o leídos. La figura muestra que el tercer byte indica los 8 bits menos significativos para las direcciones, mientras que el cuarto byte indica los 8 bits más significativos para las direcciones. Esto hace posible designar un amplio rango de direcciones con hasta 16 bits. En cuanto a esto, en esta realización, el rango de dirección a y desde el cual van a ser escritos y leídos los datos puede ser designado con una dirección de 8 bits, de manera que sólo son usados los 8 bits menos significativos de los datos de dirección. La dirección designada es una dirección en las RAMs y los registros de control (no es una dirección en las memorias no volátiles). El quinto byte y siguientes contienen datos de escritura. Los datos contenidos en el quinto byte son escritos a la dirección indicada por los datos de dirección, y los datos contenidos en el sexto byte y siguientes son escritos a las direcciones incrementadas correspondientemente que empiezan con una dirección más larga por uno que la dirección indicada por los datos de dirección. La Fig. 9 es un diagrama de bloques de la sección de control de recepción. La sección de control de recepción 12 comprende datos de circuito de retención 12a a 12h para la retención de los datos RD recibidos de 8 bits paralelos suministrados por la sección de comunicación de datos en serie 11 y una sección de control de transferencia 12i para controlar la escritura de los datos RD recibidos a los circuitos de retención de datos 12a a 12h y su transferencia a la sección de ejecución de comandos 14 en base a la señal de designación de modo de comando SEL y los datos RD recibidos. Si la señal de designación del modo de comando SEL está en el nivel L (es para un comando de longitud fija de 8 bits), la sección de control de la transferencia 12i suministra los datos RD recibidos suministrados por la sección de comunicación de datos en serie 11 a la sección de ejecución de comandos 14. Si la señal de designación de modo de comando SEL está en el nivel H (es para un comando de longitud variable), la sección de control de transferencia 12i almacena los datos RD recibidos transferidos desde la sección de comunicación de datos en serie 11 en el primer circuito de retención de datos 12a. La sección de control de transferencia 12i reconoce entonces la longitud de comando del comando de longitud variable en base a los 4 bits menos significativos de los datos almacenados en el primer circuito de retención de datos 12a. La sección de control de transferencia 12i almacena secuencialmente los datos recibidos secuencialmente suministrados por la sección de comunicación de datos en serie 11, en el segundo a octavo circuitos de retención de datos 12a a 12h. Al detectarse que una cantidad de datos recibidos correspondiente a los bytes indicados por la longitud de comando han sido almacenados en los circuitos de retención de datos, el circuito de control de transferencia 12i transfiere las series de datos almacenados en los circuitos de retención de datos a la sección de ejecución de comandos 14 y luego inicializa cada uno de los circuitos de retención de datos para permitir el almacenamiento del siguiente comando de longitud variable. La sección de control de transferencia 12i espera a suministrar los siguientes datos recibidos hasta que los datos del número de bytes indicados por la longitud de comando sean recibidos. Si la señal de designación de modo de comando SEL pasa al nivel L antes de que sean recibidos los datos del número de bytes indicados por la longitud de comando, la sección de control de transferencia 12i inicializa todos los datos almacenados en los circuitos de retención de datos para permitir la recepción del siguiente comando. Por tanto, incluso mientras que se transmite el comando de longitud variable, la sección de control del cuerpo principal de aparato 2 puede cancelar el comando de longitud variable que está siendo transmitido, cambiando la señal de designación del modo de comando SEL al nivel L. La Fig. 10 es una vista útil para explicar temporizaciones para la conmutación de la señal de designación del modo de comando. La Fig. 10(a) muestra los datos RXD recibidos y la Fig. 10 (b) muestra la señal de designación del modo de comando SEL. La sección de control del cuerpo principal del aparato 2 conmuta el nivel lógico de la señal de designación del modo de comando SEL entre el bit de parada y el siguiente bit de inicio. La sección de control de transferencia 12i mostrada en la Fig. 9 da prioridad a la designación con la 7

8 13 ES T longitud de comando si el número de bytes indicado por la longitud de comando es distinto al indicado por la longitud de datos. Si, por ejemplo, la longitud de comando indica una serie de datos de 5 bytes, aunque la longitud de datos indica 4 bytes como el número de bytes de datos, la sección de control de transferencia 12i determina que todas las series de comandos de longitud variable han sido recibidas cuando 2 bytes de datos han sido almacenados en cada uno de los quinto y sexto circuitos de retención de datos 12e y 12f. La sección de control de transferencia 12i transfiere entonces los datos almacenados en los circuitos de retención de datos a la sección de ejecución de comandos 14 para permitir el almacenamiento del siguiente comando. Si un registro de modo, descrito más tarde, es ajustado al modo de operación 2, la sección de control de transferencia 12i da prioridad a la designación para el modo de operación 2 ajustado en el registro de modo y acepta cualquier comando como uno para el modo de operación 2 (en otras palabras, como un comando a la sección que controla el acceso a la memoria) incluso si el modo de operación (la designación con los 4 bits más significativos de los datos recibidos almacenados en el primer circuito de retención de datos 12a) suministrado vía la sección de comunicación de datos en serie 11 indica un modo de operación distinto del modo de operación 2. En esta realización pueden ser ajustados tres tipos de longitudes de datos que incluyen 1 byte, 2 bytes, y 4 bytes y la longitud de dato puede ser ajustada con datos de 4 bits. Por tanto, si los datos indican una longitud de dato distinta de estos tres tipos, la longitud de dato es determinada para ser designada como 4 bytes. Específicamente, si los datos indican una longitud de dato de 3 bytes o de 5 a 15 bytes, la sección de control de transferencia 12i determina que la longitud de dato es de 4 bytes. Además, en esta realización cada dirección en las RAMs 17 y 18 y el registro de control 16 puede ser designada con 8 bits. Por tanto, la dirección puede ser designada sólo con la dirección más baja almacenada en el tercer circuito de retención de datos 12c. Por tanto, los datos en la dirección más alta almacenados en el cuarto circuito de retención de datos 12d no tienen que ser transferidos a la sección de ejecución de comandos 14. Además, el cuarto circuito de retención de datos 12d no tiene que estar previsto. En este caso, la sección de control de transferencia 12i descarta los datos recibidos en la dirección más alta suministrados por la sección de comunicación de datos en serie 11 y almacena los datos suministrados a continuación a la dirección más alta en el quinto circuito de retención de datos 12e. Cuando se suministra con un comando recibido desde la sección de control de recepción 12, la sección de ejecución de comandos 14 mostrada en la Fig. 6 interpreta y ejecuta dicho comando. Cuando es suministrado con el comando de ajuste de modo, la sección de ejecución de comandos 14 escribe los datos para el modo de operación indicados por el comando de ajuste de modo, al registro de modo 15. En este caso, el dato de 4 bits 0010 indicativo del modo de operación de control de acceso a la memoria es escrito al registro de modo 15. El modo de operación MD ajustado en el registro de modo 15 es suministrado a la sección de control de recepción 12. Cuando es suministrada con el comando de inicialización, la sección de ejecución de comandos 14 suministra una solicitud de generación de señal de puesta a cero a la sección de circuito de puesta a cero 24 para generar una señal de puesta a cero RS. Ésta inicializa (pone a cero) cada una de las secciones de circuito de la sección que controla el acceso a la memoria 3. Si el comando de longitud variable es transferido desde la sección de control de recepción 12, la sección de ejecución de comandos 14 interpreta los contenidos del comando de longitud variable y ejecuta un proceso tal como una escritura a o una lectura desde el grupo de registros de control 16, la primera RAM 17, o la segunda RAM 18. La Fig. 11 es una vista útil para explicar las especificaciones del comando de longitud variable y de una respuesta a él. Esta figura muestra la especificación del comando de longitud variable (solicitud) en la sección (a). El comando de longitud variable incluye un comando de lectura (LECTURA) y un comando de escritura (ESCRITURA). El modo es ajustado al valor de 4 bits (0010), que indica el modo de operación 2. La longitud de comando indica la longitud de bytes del comando con 4 bits. El valor 0000 de comando de 4 bits indica el comando de lectura, mientras que el valor de comando de 4 bits 1000 indica el comando de escritura. La longitud de datos designa el número de bytes de datos para lectura y escritura. La longitud de datos puede ser ajustada a 1 byte, 2 bytes, y 4 bytes. Está prohibido el ajuste a cero bytes, 3 bytes y de 5 a 15 bytes. La dirección comprende 16 bits y es designada como los 8 bits menos significativos y los 8 bits más significativos como se muestra en la Fig. 8. Esta realización usa sólo los 8 bits menos significativos. Para el comando de escritura (ESCRITURA), los datos a ser escritos son ajustados para comprender conjuntos de 8 bits (bytes). La sección (b) en la Fig. 11 indica la especificación de una respuesta al comando de lectura. El modo es ajustado al valor de 4 bits (0010), que designa el modo de operación 2. La longitud de dato designa el número de bytes de datos como respuesta basada en el comando de lectura. La longitud de dato puede ser ajustada a 1 byte, 2 bytes y 4 bytes. Está prohibido el ajuste a cero byte, 3 bytes y de 5 a 15 bytes. Los datos a ser aportados como respuesta son ajustados para comprender conjuntos de 8 bits (bytes). La Fig. 12 es una vista útil para explicar los contenidos del grupo de registros de control y sus funciones. El grupo de registros de control 16 comprende una pluralidad de registros. El grupo de registros de control 16 son asignados a direcciones 80 a 92 en la notación hexadecimal. La dirección 80 (notación hexadecimal) corresponde a un registro de ajuste de permiso de acceso a la memoria no volátil en el que son ajustados datos de 2 bits. Cada memoria no volátil (cada cartucho) es asignado a un bit. El bit menos significativo es ajustado para indicar si está permitido un acceso a la primera memoria no volátil, y el bit más significativo es ajustado para indicar si está permitido un acceso a la segunda memoria no volátil. El valor de bits de 0 prohibe el acceso a la memoria no volátil. En este caso, los terminales son ajustados por la sección que controla la salida 20 como sigue: los terminales de suministro de energía PW1 y PW2 están en un estado desconectado en el que no

9 15 ES T3 16 es suministrada energía a las memorias no volátiles, y los terminales de salida de señal de selección de chip CS1 y CS2, los terminales de suministro de reloj CK1 y CK2, los terminales de salida de señal de lectura/escritura RW1 y RW2 y los terminales de E/S de datos IO1 e IO2 están todos en un estado de alta impedancia. El valor de bits de 1 hace que la sección de control de salida 20 ajuste los terminales de suministro de energía PW1 y PW2 en un estado encendido en el que es suministrada energía a las memorias no volátiles. Los terminales de salida de señal de selección de chip CS1 y CS2, los terminales de suministro de reloj CK1 y CK2, los terminales de salida de señal de lectura/escritura RW1 y RW2 y los terminales de E/S de datos IO1 e IO2 son todos ajustados en un estado (activo) controlable por la sección de control de escritura y lectura de la memoria no volátil 19. La dirección 84 (notación hexadecimal) corresponde a un registro de ajuste de permiso de lectura de memoria no volátil en el que son ajustados datos de 2 bits. Cada memoria no volátil (cada cartucho) es asignado a un bit. El bit menos significativo es ajustado para indicar si está permitida una lectura de la primera memoria no volátil y el bit más significativo es ajustado para indicar si está permitida una lectura de la segunda memoria no volátil. El valor de bit de 0 prohibe la lectura, mientras que el valor de bit de 1 permite la lectura. La dirección 85 (notación hexadecimal) corresponde a un registro de ajuste de lectura de todas las áreas de memoria no volátil. Cuando se escriben datos arbitrarios al registro de ajuste de lectura de todas las áreas de memoria no volátil (la sección de control del cuerpo principal del aparato 2 emite un comando de escritura que indica una dirección en el registro de ajuste de lectura de todas las áreas de memoria no volátil), todos los datos almacenados en las memorias no volátiles pueden ser leídos vía la sección de control de escritura y lectura de memoria no volátil 19. Sin embargo, el acceso a las memorias no volátiles debe ser permitido de antemano y el permiso para la lectura debe ser ajustado de antemano. La dirección 86 (notación hexadecimal) corresponde a una zona que almacena una bandera de ocupado de lectura de todas áreas que indica que los datos están siendo leídos desde todas las áreas. La sección de control de escritura y lectura de la memoria no volátil 19 ajusta la bandera de ocupado de lectura de todas las áreas a uno antes de que sea iniciada una operación de lectura de todas las áreas, y ajusta esta bandera a cero cuando está completada la operación de lectura de toda las áreas. La dirección 88 (notación hexadecimal) corresponde a un registro de ajuste de permiso de escritura de todas las áreas de la memoria no volátil en el que son ajustados datos de 2 bits. Cada memoria no volátil (cada cartucho) es asignado a un bit. El bit menos significativo es ajustado para indicar si está permitida una escritura en todas las áreas a la primera memoria no volátil y el bit más significativo es ajustado para indicar si está permitida una escritura en todas las áreas a la segunda memoria no volátil. El valor de bit 0 prohibe la escritura, mientras que el valor de bit de 1 permite la escritura. La dirección 89 (notación hexadecimal) corresponde a un registro de ajuste de escritura de todas las áreas de memoria no volátil. Cuando se escriben datos arbitrarios al registro de ajuste de escritura de todas las áreas de memoria no volátil (una operación de escritura es realizada en el registro de ajuste de escritura de todas las áreas de memoria no volátil), los datos pueden ser escritos en todas las áreas de las memorias no volátiles vía la sección de control de escritura y lectura de memoria no volátil 19. Sin embargo, el acceso a las memorias no volátiles debe ser permitido de antemano y el permiso para la escritura de todas las áreas debe ser ajustado de antemano. La dirección 8A (notación hexadecimal) corresponde a una zona que almacena una bandera de ocupado de escritura de todas las áreas que indica que los datos están siendo escritos a todas las áreas. La sección de control de escritura y lectura de la memoria no volátil 19 ajusta la bandera de ocupado de escritura en todas las áreas a uno antes de que sea iniciada la operación de escritura en todas las áreas, y ajusta esta bandera a cero cuando la operación de escritura en todas áreas es completada. La dirección 8C (notación hexadecimal) corresponde a un registro de ajuste de permiso de escritura limitada de la memoria no volátil en el que son ajustados datos de 2 bits. Cada memoria no volátil (cada cartucho) es asignada a un bit. El bit menos significativo es ajustado para indicar si está permitida una escritura limitada a la primera memoria no volátil y el bit más significativo es ajustado para indicar si está permitida una escritura limitada a la segunda memoria no volátil. El valor de bit de 0 prohibe la escritura limitada, mientras que el valor de bit de 1 permite la escritura limitada. La dirección 8D (notación hexadecimal) corresponde a un registro de ajuste de escritura limitada de memoria no volátil. Cuando datos arbitrarios son escritos al registro de ajuste de escritura limitada de memoria no volátil (una operación de escritura es realizada en el registro de ajuste de escritura limitada de memoria no volátil), los datos pueden ser escritos a áreas limitadas de las memorias no volátiles vía la sección de control de escritura y lectura de la memoria no volátil 19. Sin embargo, el acceso a las memorias no volátiles debe ser permitido de antemano y el permiso para la escritura limitada debe ser ajustado de antemano. La dirección 8E (notación hexadecimal) corresponde a una zona que almacena una bandera de ocupado de escritura limitada que indica que está siendo ejecutada una escritura limitada. La sección de control de escritura y lectura de memoria no volátil 19 ajusta la bandera de ocupado de escritura limitada a uno antes de que sea iniciada una operación de escritura limitada y ajusta esta bandera a cero cuando es completada la operación de escritura limitada. La dirección 90 (notación hexadecimal) corresponde a un registro de ajuste de permiso de escritura en desconexión en el que son ajustados datos de 2 bits. Cada memoria no volátil (cada cartucho) es asignado a un bit. El bit menos significativo es ajustado para indicar si está permitida una escritura en desconexión a la primera memoria no volátil y el bit más significativo es ajustado para indicar si está permitida una escritura en desconexión a la segunda memoria no volátil. El valor de bit de 0 prohibe la escritura en desconexión, mientras que el valor de bit de 1 permite la escritura en desconexión. La dirección 92 (notación hexadecimal) corresponde a una zona de almacenamiento de una bande- 9