MICROELECTRÓNICA Esta asignatura tiene pr bjet presentar las cnfiguracines básicas que se emplean en el diseñ de circuits micrelectrónics analógics baj una perspectiva CMOS. En primer lugar se realiza un breve recrdatri de ls prcess tecnlógics más cmunes que se utilizan en la realización de ls circuits integrads (C.I.) (xidacines, difusines, ftlitgrafías, etc.), ejemplarizand su estudi para un inversr CMOS. Seguidamente se describe el principi básic de funcinamient del transistr MOS, presentand ls mdels en cntinua y pequeña señal así cm las distintas znas de funcinamient. También se describen ds de ls cmpnentes pasivs más utilizads en micrelectrónica analógica cm sn las resistencias y ls cndensadres integrads, presentand las estructuras básicas de su implementación. Una vez vists ls cmpnentes activs y pasivs más relevantes, la asignatura se rienta al estudi de ls blques básics más imprtantes: resistencias activas, fuentes y espejs de crriente, etapas diferenciales y amplificadras, etc. cn bjet de presentar estructuras más cmplejas realizadas a partir de ests blques. En la última parte de la asignatura se realiza un estudi en pequeña señal y alta frecuencia del amplificadr peracinal, estudiand su estabilidad a partir de ls márgenes de fase y ganancia. Finalmente se presentan las estrategias de cmpensación más utilizadas así cm el efect que estas intrducen en la respuesta frecuencial de td el amplificadr. TEMA 1. INTRODUCCIÓN A cntinuación se enuncian algunas de las referencias históricas más destacables: 1930 s. J. Lilienfeld y O Heil explican teóricamente el funcinamient de un transistr de efect camp. 1947-1948. El avance tecnlógic permite que tres investigadres de Bell Labratries - Brattin, Bardeen and Shckley - fabriquen el primer transistr biplar de germani. 1954. Texas Instruments desarrlla el primer TRT de silici cn tecnlgía biplar (unines NPN y PNP) 1958. Jack Kilby, ingenier de Texas Instruments realiza el primer circuit integrad cmpuest pr un TRT biplar, resistencias y varis cndensadres. 1960. Se fabrica el primer TRT MOS cn tecnlgía planar. 196. Sah cnsigue fabricar el primer CMOS. En esta épca la mayría de dispsitivs se realizaban cn germani. A partir de 1965 se inicia la fabricación cn silici. 1-1
1970. Se fabrica el primer micrprcesadr pr Intel. A partir de 1970 se inicia una prgresiva reducción del tamañ de ls dispsitivs y cetáneamente un prgresiv aument del númer de dispsitivs activs pr C.I. que a su vez aumenta la cmplejidad en su fabricación. Ls circuits integrads se clasifican típicamente en función del númer de dispsitivs que se utilizan en su diseñ, bien en términs de dimensines mínimas que se emplean en su prces de fabricación (en la mayría de ls cass la lngitud de canal): - S.S.I (Shrt Scale f Integratin): Principis de ls 70. C.Is. que cntienen del rden de 1 a 100 dispsitivs activs, cn una lngitud mínima de canal de aprximadamente 10µm. Las aplicacines más cmunes sn puertas lógicas, amplificadres peracinales, y C.Is. lineales. - M.S.I (Medium Scale f Integratin): Añs 70-75. C.Is. que cntienen del rden de 100 a 1000 dispsitivs activs, cn una lngitud mínima de canal de aprximadamente 5µm. Las aplicacines más cmunes sn filtrs, registrs, etc. - L.S.I (Large Scale f Integratin): Principi de ls 80. C.Is. que cntienen del rden de 10 3 a 10 4 dispsitivs activs, cn una lngitud mínima de canal de aprximadamente µm. Las aplicacines más cmunes sn micrprcesadres, A/D, etc. - V.L.S.I (Very Large Scale f Integratin): Mediads de ls 80. C.Is. que cntienen del rden de 10 5 a 10 6 dispsitivs activs, cn una lngitud mínima de canal de aprximadamente 1 0,5µm (tecnlgías submicra). Las aplicacines más cmunes sn memrias, prcesadres de señal, micrprcesadres, etc. - U.L.S.I (Ultra Large Scale f Integratin): Añs 90. C.Is. que cntienen un númer de dispsitivs activs superir a 10 6, cn una lngitud mínima de canal inferir a 0,5µm. Un ejempl de esta escala de integración es el micrprcesadr 80486 cn 1.00.000 TRT el µp Pentium cn más de 3 millnes de TRT s. - G.S.I (Giant Scale f Integratin): Mediads de ls 90. C.Is. que cntienen un númer de dispsitivs activs pr encima de 10 7. Cm puede bservase el desarrll tecnlógic en ls últims añs centra su esfuerz en cnseguir un mayr grad de integración mediante la reducción de la lngitud mínima de canal. Esta lngitud mínima se encuentra en la actualidad pr debaj de las 0.µm. Se señalan a cntinuación alguns de ls beneficis que cmprta la reducción del tamañ mínim de ls TRT s: Aumenta el númer de cmpnentes pr blea para un mism prces de fabricación, l que permite reducir ls cstes de fabricación de cada C.I. Esta mejra explica el creciente interés que suscita el dispner de bleas de gran tamañ (actualmente el diámetr máxim es de 5 a 6 inch). 1-
La reducción de la lngitud de canal cnlleva a una reducción del tamañ de ls C.Is., y pr tant, un aument del rendimient (Yield), est es, (% de C.Is. en buen estad) / (númer ttal de C.Is. fabricads). Pr efect de las impurezas en ls semicnductres, defects del cristal errres en el prces de fabricación pueden aparecer mal funcinamient de algun de ls C.Is. Al reducir el área que cupa un dispsitiv también se reduce la prbabilidad de que aparezca algún defect y en cnsecuencia se mejra el rendimient del prces reduciend ls cstes de fabricación del chip, y pr tant el preci de venta. La reducción de la lngitud de canal repercute directamente en un aument de la velcidad de trabaj de ls MOS mejrand sus características dinámicas (reducción de la capacidad de puerta y resistencia de canal). A medida que se reduce la lngitud mínima de canal se reducen también ls niveles de tensión de alimentación y pr tant la ptencia cnsumida. Pr tra parte la reducción de las dimensines impne cierts límites y desventajas que es necesari cnsiderar: Aument del cste de ls equips de fabricación. Necesidad de utilizar herramientas de diseñ más ptentes, n sól debid al aument del númer de dispsitivs pr C.I., sin también debid a que ls efects parásits tman mayr relevancia. El prces tecnlógic de fabricación es más cmplej y csts. Pr ejempl es necesaria la utilización de prcess cm la implantación iónica frente a la difusión de impurezas que eviten efects indeseads cm la difusión lateral (ver prcess de difusión). La reducción del tamañ de ls dispsitivs está actualmente limitada pr las prpias dimensines de la estructura cristalina de ls semicnductres, y pr las características de ls materiales empleads. Ejempl 1.1. Supngams que se aplica una tensión de puerta de 5V a un TRT MOS cuy dieléctric (SiO ) tiene un grsr de 1000 A 10 ( 1A 10 m ). El camp eléctric resultante será: 5V E = = 500KV / cm 1000 A que está pr debaj de ls 5-10MV/cm que causarían la ruptura de SiO. Si las dimensines del dispsitiv se reducen pr un factr de 10: 5V E = = 5MV / cm 100 A El camp eléctric resultante es cercan al camp máxim, l que representa un riesg para el óxid de puerta. El siguiente ejempl pne de manifiest ls beneficis que cmprta la reducción del tamañ de ls dispsitivs. 1-3
Ejempl 1.. Determine el númer de chips que pueden fabricarse en una blea de 4 inch (pulgadas) de diámetr supniend que cada chip está cmpuest pr 340 TRT. a) Para un prces cn lngitud mínima de canal de 5µm. b) Para un prces cn lngitud mínima de canal de 0,5µm. Incis: Una blea de silici es la unidad básica que se emplea para la fabricación de C.Is. Típicamente es circular y tiene un tamañ cmprendid entre 4 y 6 pulgadas. Un Chip, también llamad die bar, n es más que un de ls C.Is. que se realizan sbre la blea de silici. El númer de chips pr blea puede variar entre uns centenares y cients de miles en función del tamañ y la cmplejidad del circuit fabricad. Supniend que el área cupada pr cada TRT es aprximadamente el área que cupa la puerta, se tiene que: 8 π( in) 8 3.4x10 3 µ = 3.4x TRT/blea N Chips = = 100x10 N 5 = 10 5µ 340 10 π( in) 10 3.4x10 5 µ = 3.4x TRT/blea N Chips = = 100x10 N = 0,5µ 0,5 10 Puede cncluirse que al reducirse pr 10 la lngitud mínima de canal se aumenta pr 100 el númer de chips die que pueden fabricarse en la misma blea. Para pder apreciar la imprtancia de este hech supngams que el C.I. se utiliza para fabricar el micrprcesadr de un rdenadr. Est implica que el mism prces de fabricación (realizad sbre la misma blea de silici) puede utilizarse para fabricar 100 rdenadres distints, bien, teniend en cuenta el espaci cupad, sbre la misma área puede fabricarse un chip que realizaría el trabaj de 100 micrprcesadres. Asimism, baj un punt de vista ecnómic el preci pr chip se reduce pr 100, sin tener en cuenta el rendimient del prces que será superir al reducir la lngitud de canal. A medida que aumenta la cmplejidad del C.I. es necesaria la utilización de una herramienta muy imprtante: el Test, que está presente a l larg de td el prces de diseñ del circuit integrad. El aument del númer de TRT s, así cm el aument de la frecuencia de funcinamient, hacen que actualmente un 50% del preci de un diseñ sea debid a la elabración y aplicación de una buena estrategia de test. Cm dat significativ un buen testeadr digital puede cstar entrn a ls $500.000 inclus $1.5 millnes (añ 1989). Un test exhaustiv de un C.I. es cmpletamente impsible. Pr ejempl, en un C.I. cn 64 entradas dnde n existen elements de memria existen 64 psibles cmbinacines. Si la frecuencia de relj de la maquina de test el de 1MHz, el tiemp requerid para la verificación cmpleta sería de 585.000 añs. Es evidente que es necesari utilizar una estrategia más realista. Una psible slución cnsiste en utilizar únicamente una serie de vectres de test, que garanticen cn una alta prbabilidad el funcinamient crrect del C.I. Además, en la mayría de C.Is. cmplejs se incluye en el prces de diseñ una lógica adicinal que permite trabajar al ASIC en ds mds de funcinamient: 340 1-4
md nrmal y md test. A esta técnica se la cnce cn el nmbre de BIST (Built-In Self Test). En tras casines, esta circuitería adicinal permite al prpi C.I detectar un funcinamient incrrect trabajand en md nrmal (Test intern cncurrente). Ls ejempls 1.3 y 1.4 resaltan la imprtancia que tiene una buena estrategia de test en el preci final de un circuit integrad. Ejempl 1.3. La prbabilidad de que en un die (dad chip) de área A n existan defects sigue una distribución de Pissn: P e D = A dnde D es la densidad media de defects pr unidad de área. Supóngase que se dispne de una blea de 4 y el tamañ de cada die es de 1cm. Si el preci del prces de fabricación de la blea es de $00, determine el cste medi de cada chip, teniend en cuenta que detectar y sustituir un cmpnente erróne en una placa tiene un cste de $100. Dats: D =1/cm Slución: π( in x.5 cm/in) El númer de chips pr blea es de N = = 81. Pr tr lad 1cm la prbabilidad de que un chip este en buen estad es del 36%. En cnsecuencia el 64% de ls chips serán defectuss. Pr tant el preci final pr unidad será de: Pr eci Ttal $00 + $100*81* 0.64 P = = = $184.63 Nº Chips en buen estad 81* 0.36 Ejempl 1. 4. Cn ls mism dats del ejercici anterir, determine el preci pr unidad si se dispne de un prces de test que detecta el 70% de ls defects. Slución: En el ejercici anterir el númer medi de defects pr chip era de D A = 1. Al utilizar un prces de test que detecta el 70% de ls defects este prduct se reduce a 0,3, y en cnsecuencia el númer de chips en buen estad aumenta al 74%. Pr tant en este cas el preci unitari será de: Pr eci Ttal $00 + $100 * 81* 0.6 P = = = $38.47 Nº Chips en buen estad 81* 0.74 Cm es evidente y para que el resultad fuese más realista, debería añadirse el cste del equip de test. De tdas frmas, el preci pr unidad se reduce bastante además de mejrar la imagen y el prestigi del fabricante. 1-5