UNIVERSIDAD TÉCNICA FEDERICO SANTA MARÍA DEPARTAMENTO DE ELECTRÓNICA

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1 UNIVERSIDD TÉCNIC FEDERICO SNT MRÍ DEPRTMENTO DE ELECTRÓNIC EL BUS I 2 C: PROTOCOLO Y METODO DE COMUNICCION ENTRE MSP430F149 Y EEPROM 24LC515 Claudio Bravo Granadino Eduardo Labarca Fuentes César León Soledispa José Ulloa Suárez José Luis Valenzuela Lobos Seminario de Computadores I, Diseño con Microcontroladores Departamento de Electrónica, Universidad Técnica Federico Santa María cbravo@elo.utfsm.cl, elabarca@elo.utfsm.cl, cleon@elo.utfsm.cl, julloa@elo.utfsm.cl, jvl@elo.utfsm.cl, Resumen: El equipo de trabajo formado en el ramo Seminario de Computadores de la Universidad Técnica Federico Santa María, estudió el protocolo de comunicación I 2 C y como se implementa en la comunicación del microcontrolador MSP430F149 y la memoria EEPROM 24LC515, además de las aplicaciones que tiene este protocolo en los actuales equipos electrónicos. Este protocolo está enfocado a la comunicación entre uno o más dispositivo maestro y varios esclavos o viceversa. El microcontrolador mencionado no posee hardware para el protocolo I 2 C, por lo que este debe ser implementado a través de software. El microcontrolador si posee dos pines especialmente dedicados para implementar esta comunicación, pin P4.0 y P4.1, los cuales se encuentran directamente conectados a la memoria EEPROM en la tarjeta de desarrolla empelada en el ramo. En este documento se describe y analiza también las funciones en C para la implementación vía software del bus I 2 C en la tarjeta de desarrollo EasyWeb II. La implementación de este bus es necesaria para la comunicación con la memoria. Para el desarrollo de este informe, el protocolo I 2 C se dividió en distintas áreas, cada una de ellas fue abordada por un integrante del grupo. Para simplificar las preguntas que puedan tener quienes leen este informe, en cada tema o sección se especifica su autor y su correo mail, para que así quien tenga una pregunta se comunique directamente con la persona que trato ese tema. I.) PRESENTCION DEL PROTOCOLO I 2 C Y PLICCIONES Claudio Bravo cbravo@elo.utfsm.cl 1. INTRODUCCION El año 1980 Phillips inventa el Bus de 2 alambres I 2 C para la comunicación de circuitos integrados. Se han otorgado licencias a mas de 50 compañías, encontrándonos con mas 1000 dispositivos electrónicos compatibles con I 2 C.Originalmente fue especificado para 100 kbits/s e intencionalmente para el control simple de señales, esto, sumado a su bajo costo, versatilidad técnica y simplicidad aseguraron su popularidad. 2. EVOLUCIÓN DEL BUS I 2 C ctualmente el Bus ha sido modificado para alcanzar velocidades de hasta 3.4 Megabits/s. Combinado con una función de desplazamiento del nivel de voltaje, en modo High-speed (Hs-mode) ofrece una solución ideal para los sistemas de tecnología mezclada, donde las altas velocidades y la variedad de voltajes (5 V, 3 V o menor) son comúnmente usados. El modo Hs es compatible con todos los sistemas existentes del bus I 2 C, incluyendo el estándar original (S-mode) y el modo Fast (F-mode), actualización introducida en 1992, proveyendo 400 kbits/s en transferencia. Diferentes sistemas de velocidad pueden ser mezclados fácilmente, con un dispositivo maestro en modo Hs especialmente desarrollado, la conexión en paralelo es usada para conectar las partes más lentas del sistema, todos los dispositivos en modo Hs se comunicarán bidireccionalmente a toda velocidad mientras se utilicen los modos F/S 1

2 (Fast/Standard) de velocidades con las partes más lentas del sistema. 2.1 Principales equipos con el bus incorporado lgunos equipos que ocupan I 2 C: -Los procesadores de señal o "jungla" en televisores (L7610, T1223, DTC810,...) -Memorias 24Cxx -Codificadores de video de reproductores de DVD (S 7128, TC 9032F,...) -Preamplificadores de video en monitores (KB2502 ) -Etc Características más salientes del bus I 2 C -Se necesitan solamente dos líneas, la de datos (SD) y la de reloj (). -Cada dispositivo conectado al bus tiene un código de dirección seleccionable mediante software. Habiendo permanentemente una relación Master/ Slave entre el micro y los dispositivos conectados -El bus permite la conexión de varios Masters, ya que incluye un detector de colisiones. -El protocolo de transferencia de datos y direcciones posibilita diseñar sistemas completamente definidos por software. -Los datos y direcciones se transmiten con palabras de 8 bits. 2.3 Criterios para Utilizar I 2 C -Un sistema consiste en al menos un microcontrolador y varios sistemas periféricos como memorias o circuitos diversos -El costo de conexión entre los varios dispositivos dentro del sistema debe de ser el mínimo. -El sistema que utiliza este Bus no requiere una alta tasa de transferencia de datos. -La total eficacia del sistema depende de la correcta selección de la naturaleza de los dispositivos y de la interconexión de la estructura del bus. 2 II.) PROTOCOLO I 2 C José Luis Valenzuela jvl@elo.utfsm.cl 1. TERMINOLOGI BSIC DEL BUS I 2 C Tabla 1 Términos del protocolo y su definición Términos Descripción Transmisor El dispositivo que envía datos al Bus. Receptor El dispositivo que recibe datos desde el Bus. Master (Maestro) El dispositivo que inicia una transferencia, genera las señales del reloj y termina un envío de datos. Slave (Esclavo) El dispositivo direccionado por un master. Multi-Master Más de un master puede controlar el bus al mismo tiempo sin corrupción de los mensajes. rbitraje Procedimiento que asegura que si uno o más master deciden controlar el Bus sólo uno es permitido a controlarlo y el mensaje no es deteriorado. Sincronización Procedimiento para sincronizar las señales del reloj de dos o más dispositivos. 2. GENERLIDDES DEL PROTOCOLO Los master son generalmente microcontroladores, sin embargo un microcontrolador puede desempeñarse tanto como master, como esclavo. La estructura del Bus consiste en dos cables, a los que se conectan diversos circuitos o chips en cantidad variable según las necesidades, controlado el conjunto por uno o más microcontroladores que dan instrucciones para el buen funcionamiento del conjunto. La posibilidad de conectar más de un microcontrolador al Bus significa que uno o más microcontroladores pueden iniciar el envío de datos al mismo tiempo. Para prevenir el caos que esto ocasionaría se ha desarrollado un sistema de arbitraje. Si uno o más master intentan poner información en el bus es la señal del reloj si esta a "1" o a "0" lo que determina los derechos de arbitraje. La generación de señales de reloj () es siempre responsabilidad de los dispositivos master, cada master genera su propia señal de reloj cuando envía datos al bus, las señales de reloj de un master solo pueden ser alteradas cuando la línea de reloj sufre una caída por un dispositivo esclavo o por el dominio del control del Bus por el arbitraje de otro microcontrolador.

3 Los dispositivos conectados al bus deben ser de colector abierto o drenaje abierto ("en paralelo"), así los estados de salida de las líneas de reloj () y dato (SD), desempeñan la función de "cable en ND" del bus. Durante el tiempo en que no hay transferencia de datos (tiempo inactivo), tanto la línea del reloj () como la línea de datos (SD) son "tiradas" arriba a través de resistencias externas pull-up. La única limitación en la conexión de dispositivos al bus depende de la capacidad máxima que no puede superar los 400 pf. Los tipos de transferencia de datos en el bus son: - Modo Estándar aproximadamente a 100 kbits/seg. - Modo Rápido aproximadamente a 400kbits/seg. - Modo lta velocidad mas de 3,4 Mbits/seg. 2.1 Características Generales - Un bit de reconocimiento - Mensaje dividido en bytes - Un bit de Stop 3.1 Condiciones de Inicio (Start) y Stop Dentro del proceso de transferencia de datos en el Bus I 2 C hay dos situaciones básicas que son; el Inicio y el Stop de toda transferencia de datos (Ver Fig.2). Se define, INICIO (STRT): Una transición de "1" a "0" (caída) en la línea de datos (SD) mientras la línea del reloj () esta a "1". PRD (STOP): Una transición de "0" a "1" (ascenso) en la línea de datos (SD) mientras la línea de reloj () está a "1". Tanto la línea de datos (a partir de ahora SD) como la Señal de Reloj ( a partir de ahora ) son bidireccionales conectadas a una fuente de tensión positiva vía suministro común o resistencias de carga. 2.2 Transferencia del Bit Debido a la variedad de diferentes tecnologías usadas en los dispositivos conectados al Bus I 2 C los niveles lógicos de "0" (Bajo) y "1" (lto) no están fijados y dependen de la tensión de alimentación del circuito. Un pulso de reloj se genera por cada bit de datos transferidos. Los bits de datos transferidos en la línea SD deben ser estables cuando la línea esta a nivel "1". El estado de la línea SD en "1" o "0" solo puede cambiar cuando en la línea la señal es "0" Ver Fig. 1. Fig.2. Condiciones de inicio y de parada de transmisión 3.2 Transfiriendo datos El número de bytes que se envíen a la línea SD no tiene restricción. Cada byte debe ir seguido por un bit de reconocimiento, el byte de datos se transfiere empezando por el bit de más peso (7) precedido por el bit de reconocimiento (CK). Fig.3. Esquema del estado de las líneas SD y cuando se transmiten bytes. Fig.1. Esquema de conexión de dispositivos a las líneas SD y. 3. INSTRUCCIONES EN EL I 2 C BUS Para operar un esclavo sobre el Bus I 2 C solo son necesarios seis simples códigos, suficientes para enviar o recibir información. - Un bit de Inicio - 7bit o 10bit de direccionamiento - Un R/W bit que define si el esclavo es transmisor o receptor 3 Si un dispositivo esclavo no puede recibir o transmitir un byte de datos completo hasta que haya acabado alguno de los trabajos que realiza, puede mantener la línea a "0", lo que fuerza al master a permanecer en un estado de espera. Los datos continúan transfiriéndose cuando el dispositivo esclavo esta listo para otro byte de datos y desbloquea la línea de reloj (Ver figura 3). 3.3 Reconocimiento El bit de reconocimiento es obligatorio en la transferencia de datos. El pulso de reloj correspondiente al bit de reconocimiento (CK) es generado por el master. El Transmisor desbloquea la línea SD ("1") durante el pulso de reconocimiento.

4 El receptor debe poner a "0" la línea SD durante el pulso CK de modo que siga siendo "0" durante el tiempo que el master genera el pulso "1" de CK. Normalmente un receptor cuando ha sido direccionado está obligado a generar un CK después de que cada byte a sido recibido. Cuando un dispositivo esclavo no genera el bit CK (porque esta haciendo otra cosa y no puede atender el Bus) debe mantener el esclavo la línea SD a nivel "1" durante el bit CK. El master entonces puede generar una condición de STOP abortando la transferencia de datos o repetir la condición de Inicio enviando una nueva transferencia de datos. Fig.4. Noveno bit de reconocimiento. Si un Esclavo-receptor que esta direccionado no desea recibir mas bytes, el master debe detectar la situación y no enviar mas bytes. Esto se indica porque el esclavo no genera el bit CK en el primer byte que sigue. El esclavo pone la línea SD a "1" lo que es detectado por el master el cual genera la condición de Stop o repite la condición de Inicio. Si un master-receptor esta recibiendo datos de un esclavo-transmisor debe generar un bit CK tras cada byte recibido de transmisor, para finalizar la transferencia de datos no debe generar el CK tras el último byte enviado por el esclavo. El esclavotransmisor debe permitir desbloquear la línea SD generando el master la condición de Stop o de Inicio. 4. RBITRJE Y GENERCIÓN DE SEÑLES DE RELOJ salida de datos es interrumpida, lo cual significa que un nivel "1" esta dominando en el Bus. Esto no afecta los datos transferidos inicialmente por el master ganador. Fig.5. rbitraje. El arbitraje puede continuar varios bits hasta que se de la circunstancia de control del Bus por uno de los master. Tras el arbitraje los master perdedores se deben poner inmediatamente en modo master-receptor y esclavo pues los datos que envíe el master dominante pueden ser para uno de ellos. Un master que pierde el arbitraje puede generar pulsos de reloj hasta el fin de byte en el cual el pierde el arbitraje. En el momento que un master toma el control solo este master toma las decisiones y genera los códigos de dirección, no existen master centrales, ni existen ordenes prioritarias en el Bus. Especial atención debe ponerse si durante una transferencia de datos el procedimiento de arbitraje esta todavía en proceso justo en el momento en el que se envía al Bus una condición de Stop. Es posible que esta situación pueda ocurrir en este caso el master afectado debe mandar códigos de Inicio o Stop. 4.2 Formato Los datos transferidos tienen la forma de la figura siguiente 4.1 rbitraje Un master puede iniciar una transmisión sólo si el bus esta libre. Dos o más master pueden generar una condición de Inicio en el bus lo que da como resultado una condición de Inicio general. Cada master debe comprobar si el bit de datos que transmite junto a su pulso de reloj, coincide con el nivel lógico en la línea de datos SD. El sistema de arbitraje actúa sobre la línea de datos SD, mientras la línea esta a nivel "1", de una manera tal que el master que transmite un nivel "1", pierde el arbitraje sobre otro master que envía un nivel "0" a la línea de datos SD. Esta situación continua hasta que se detecte la condición de Stop generada por el master que se hizo cargo del Bus. En esta figura se ve el arbitraje entre dos master, aunque más pueden estar involucrados dependiendo de cuantos microcontroladores hay conectados al bus. En el momento en que hay una diferencia entre el nivel interno de la línea de datos del master DT1 y el actual nivel de la línea de datos SD, su 4 Fig.6. Esquema de transferencia de bytes en protocolo I 2 C Después de la condición de Start se envía un código con la dirección de un esclavo. Ésta dirección tiene 7 bits seguidos por un octavo código que corresponde a una dirección R/W (0-indica transmisión/1-indica solicitud de datos). Una transferencia de datos siempre acaba con una condición de Stop generado por el master, sin embargo si un master todavía desea comunicarse con el bus, puede generar repetidamente condiciones de Start y direccionar a otro esclavo sin generar primero la condición de stop.

5 III.) COMUNICCION I 2 C ENTRE MICROCONTROLDOR MSP430F149 Y MEMORI EEPROM 24LC515 Eduardo Labarca elabarca@elo.utfsm.cl 1. INTRODUCCION El protocolo I 2 C está diseñado para comunicar un dispositivo maestro con varios esclavos, a través de dos líneas de transmisión, una línea para datos (SD) y otra para sincronizar (). La comunicación es del tipo serial. En la tarjeta de desarrollo empleada en este ramo, el microcontrolador MSP430F149 está conectado a través de los pines P4.0 y P4.1, a una memoria EEPROM 24LC515 y a un puerto donde se puede conectar en paralelo otro dispositivo I 2 C, la figura 1 muestra un esquema de conexiones I 2 C de la tarjeta. 2. COMUNICCION I 2 C EN MEMORI EEPROM 2.1 Descripción De Memoria EEPROM. La memoria serial EEPROM 24LC515 está diseñada para aplicaciones avanzadas de bajo consumo, tales como adquisición de datos o comunicaciones personales. Es capaz de operar entre un rango de 1,8V a 5,5V y su capacidad es de 64 KBytes. La memoria está preparada para operar a 400KHz. ESQUEM DE CONEXIONES +Vcc WP VCC SD GND 4 EEPROM P2_0 /RESET RXD0 TXD0 +5V +3,3V +3,6V GND 2K SD EXTERNO P4.0 SD P4.1 MSP430F149 Fig.1. Esquema de conexiones para comunicación I 2 C entre microcontrolador y memoria EEPROM. Posee capacidad de escritura por Byte o por conjunto de Bytes. La lectura de la memoria puede ser tanto secuencial como aleatoria. Se puede montar hasta cuatro dispositivos en paralelo sobre la misma línea de datos. Esto permite crear un sistema de cuatro EEPROM en paralelo con una capacidad máxima de 256 KByte Descripción de Pines La EEPROM tiene ocho pines, los cuales se señalan en la Tabla 1. Tabla 1 Pines de la memoria serial EEPROM 24LC515 y su función Nombre Pin GND SD WP Vcc Función Direccionamiento Direccionamiento Conectado a +Vcc Tierra Datos serial Sincronización Bloqueo escritura +2,5V a +5,5V Las entradas 0 y 1 sirven para direccionar el dispositivo esclavo, en este caso la EEPROM. Como son dos bits, existe la posibilidad de cuatro combinaciones posibles y por tanto, comunicación con cuatro dispositivos diferentes. Los niveles de estos dos pines de entrada son comparados con los bits de la dirección del esclavo (en este caso dirección 00, ver figura 1) si la comparación es verdadera, entonces el dispositivo se selecciona. El pin 2 no está disponible y como se ve en la figura 1, está conectado directamente a +Vcc, lo cual es un requerimiento para que la EEPROM funcione. Para la transmisión de datos y direcciones se emplea el pin SD. Éste se comporta como un sumidero, para lo cual debe tener conectada una resistencia (usualmente de 2K) a +Vcc, tal como se muestra en la figura 1. La sincronización desde y hacia el dispositivo es realizada a través del pin. Existe además un pin WP, que bloquea la escritura en la memoria si está conectado a +Vcc. Tal como se aprecia en la figura 1, en la tarjeta utilizada este pin está conectado a GND y por tanto no cuenta con la posibilidad de bloquear la escritura en memoria. 2.3 Características del Bus y Funcionamiento La comunicación entre el microcontrolador (maestro) y la EEPROM (esclavo), se hace a través de un bus de dos líneas bidireccionales (SD y ). El Bus es controlado por el dispositivo maestro, el que genera una señal de reloj (), controla el acceso al Bus y genera las condiciones de partida y detención, que serán explicadas más adelante. Tanto el maestro, como el esclavo pueden ser empleados como transmisor o receptor, lo cual es determinado por el microcontrolador. El Bus de comunicaciones se caracteriza por cuatro estados de interés, definidos en la tabla 2. De la tabla 2, apreciamos que tras estar el bus desocupado (ambos en alto), se produce un canto de bajada en la línea SD (condición de partida), luego el reloj comienza su ciclo de trabajo. Para obtener un dato válido se debe haber dado la condición de partida y además durante el ciclo en alto de se debe mantener SD estable, es decir sólo se puede

6 enviar dato cuando está en su ciclo bajo. Si se cambiara SD mientras está el reloj en alto se generaría la condición de parada. Esta situación genera que sólo se pueda escribir un bit por cada ciclo de reloj. Por último, la condición de parada se genera cuando el ciclo de reloj está en alto y SD genera un canto de subida. De esta manera vuelve el Bus a estar desocupado. Tabla 2 Características del Bus: Estados de interés de acuerdo a la definición del protocolo Estado SD Bus Desocupado alto alto Partida de Tx canto de bajada alto Detención de Tx canto de subida alto Dato Válido datos bajo 2.4 Pulso de cuso de Recibos (CK) Una vez direccionado un dispositivo, este debe responder con un pulso acuso de recibo (CK) tras la recepción de cada Byte, lo cual requiere que el maestro genere un ciclo de reloj extra. Tras enviar los ocho primeros bits (un Byte), el transmisor debe desocupar la línea de datos para permitir que el receptor mantenga estable en bajo la línea de datos, mientras se produce el ciclo alto del reloj. Nota: La EEPROM no genera el pulso si existe un ciclo interno programado activo. 2.5 Direccionamiento de Dispositivo Tras la condición de partida, el maestro envía un Byte de control (ver figura 2), el cual contiene en los 4 primeros bits un 1010, código que indica operación de lectura y escritura habilitadas. signación de Bits en Secuencia de Direccionamiento B R/ W Código de control X Byte de Control Bit Selector de Bloque Byte Dirección lta Byte Dirección Baja Dir. Disp. 9 1 Modo Escritura/ Lectura 8 0 Fig.2. Esquema temporal de Bytes enviados en secuencia de direccionamiento. Luego un bit (B0), que corresponde a la dirección de memoria 15 y que permite controlar el acceso a cada mitad del arreglo. Los siguientes dos bits tiempo X=Bit sin importancia corresponden a 0 y 1, los cuales deben coincidir con los niveles de los pines para que sea diseccionado el dispositivo. En nuestro caso, de acuerdo a la figura 1, 0 y 1 deben estar en 00 para que se active el dispositivo. El último bit define si se escribirá (en 0) o se leerá (en 1). Luego de este Byte el esclavo envía un pulso de acuso de recibo. Tras el envío del Byte de control y el pulso de acuso, se envían los dos Bytes que definen la dirección del arreglo donde se realizará la operación. 2.6 Escritura en Memoria Existen dos maneras de escribir en memoria, escribiendo por Byte o escribiendo por página de Bytes (64 Bytes). Para realizar el primer tipo de escritura, se procede como se describe en la figura 2, y a continuación del Byte de Dirección Baja (tras recibir pulso de acuso), se envía el Byte que se desea escribir en memoria. La EEPROM envía el pulso de acuso de recibo, y luego se genera la señal de parada. Tras haber sido escrito un Byte, el puntero local de direccionamiento se encontrará en la dirección siguiente a la que fue escrita. Para escribir una página de Bytes, se procede de igual manera que para escribir un sólo Byte, pero en vez de generar la condición de parada se siguen enviando Bytes. Para finalizar se genera la condición de parada y luego comienza el proceso de escritura de la EEPROM. 2.7 Lectura de Memoria Existen tres maneras de leer la memoria, la lectura de dirección actual, la lectura aleatoria y la secuencial. Para realizar una lectura de dirección actual, se envía el Byte de control con R/W en uno, luego el dispositivo responde un pulso de acuso y envía el Byte que estaba siendo apuntado en ese momento por el puntero local de direccionamiento. (Cabe recordar que si la acción anterior operó con el Byte n, entonces en la siguiente operación el puntero estará apuntando a n+1) Para una lectura aleatoria, se debe primeramente realizar el proceso de escritura descrito en la figura 2, con la dirección de memoria que se desea acceder. Luego el maestro genera una condición de partida que permite terminar el ciclo de escritura, pero no mueve el puntero local. sí se envía el Byte al cual apuntaba el puntero. Luego de esto se genera la condición de parada y el puntero queda sobre la siguiente dirección. El modo de lectura secuencial funciona exactamente igual que para la lectura aleatoria, sólo que al transmitir la memoria el primer Byte, el maestro genera un pulso de acuso de recibo, esto hace que la EEPROM transmita la próxima dirección secuencial. Cuando se desee interrumpir la lectura, se envía en vez de un pulso de acuso de recibo, una condición de parada. El puntero sólo permite leer en serie la mitad del contenido de la memoria durante una sola operación. Esto se debe a que hay que cambiar el bit B0 para acceder a la otra mitad de la memoria. 6

7 3. COMUNICCIÓN I 2 C EN MICROCONTROLDOR Como se explicó anteriormente, el MSP430F149 no posee un módulo de hardware dedicado a generar I 2 C, por lo que se necesita que este sea implementado por software. Para dicho efecto hay dos pines dedicados, el P4.0 dedicado a transmitir datos (SD) y el P4.1 empleado como reloj (). Estos dos puertos deben ser configurados y inicializados dentro del código de programación del microcontrolador. Para configurar un puerto se necesita de ciertos registros, para nuestro caso estamos ocupando el puerto cuatro, para el cual sólo se deben configurar cuatro registros. Tabla 3 Registros para Configurar Puerto P4 Registro Dirección Tipo de Registro P4IN 01Ch Sólo Lectura P4OUT 01Dh Lectura/Escritura P4DIR 01Eh Lectura/Escritura P4SEL 01Fh Lectura/Escritura El registro P4IN almacena el bit recibido por la línea SD y el P4OUT el bit enviado. Para controlar si se trabajará como receptor o como transmisor, se cuenta con el registro P4DIR, si está en alto el microcontrolador actuará como transmisor y utilizará el registro P4OUT para enviar bits, si esta en nivel bajo, se actuará como receptor y el registro P4IN se utilizará para almacenar los bits recibidos. El registro P4SEL selecciona el modo en que se ocuparán los pines, cada pin puede tener dos funciones, en nuestro caso necesitamos activar la función I/O para SD/, por lo que P4SEL debe permanecer en 0. IV.) IMPLEMENTCIÓN DE I 2 C POR SOFTWRE EN L TRJET DE DESRROLLO ESYWEB II César lberto León Soledispa cleon@elo.utfsm.cl 1. CONEXIÓN FÍSIC ENTRE MSP430F149 Y EEPROM 24LC515 En la tarjeta de desarrollo EasyWeb II el microcontrolador MSP430F149 está conectado a través de los pines P4.0 (SD) y P4.1 () a una memoria EEPROM 24LC515. En la figura 1 se aprecia la conexión física. Nótese que las líneas de SD y también están conectadas a un puerto externo de tal forma que puede ser conectado otro u otros dispositivos esclavos en paralelo si es necesario. Nota: Solo podrán ser conectados 3 dispositivos más, ya que, la EEPROM posee dos bits de direccionamiento y esto limita a 4 esclavos en el bus. De lo contrario podría ocurrir un conflicto entre dispositivos direccionados. En el bus I 2 C las líneas SD y deben estar conectadas a Vcc mediante resistencias de pull-up. Como se aprecia en la figura 1 solo SD tiene la resistencia de pull-up, lo cual implica, como se verá mas adelante, que la forma en que se manejan ambas líneas es distinta una de la otra. ESQUEM DE CONEXIONES P2_0 /RESET RXD0 TXD0 +5V +3,3V +3,6V GND EXTERNO SD +Vcc 2K WP VCC SD GND 5 6 P4.0 SD P4.1 4 EEPROM MSP430F149 Fig.1. Esquema de conexiones para comunicación I 2 C entre microcontrolador y memoria EEPROM. 2. CCESO LOS PUERTOS DE I/O Cada puerto del MSP posee 4 registros de 8 bits que permiten controlar la forma de trabajo de cada uno de los pines del puerto. Cada bit esta asociado a un pin del puerto. Estos registros son: 7

8 Tabla 1 Registros de control de los puertos del MSP430F149 Registro Bit x Función PnSEL Indica modo del puerto 0 como I/O 1 la otra funcionalidad PnDIR Indica la dirección 0 como entrada 1 como salida PnOUT Indica el valor de salida 0 salida baja 1 salida alta PnIN Indica el valor de entrada 0 entrada baja 1 entrada alta Nota: la n representa el número del puerto que se desea controlar. La x representa cualquiera de los 8 bits (en el registro), o pines (en el puerto). 3. FUNCIONES DE CONTROL DE LÍNES SD Y Las siguientes son funciones que controlan el estado de las líneas SD y, es decir si se encuentran en alto 1 o bajo 0. Tabla 2 Funciones de control de las líneas SD y Nombre Función SetLowSD SetHighSD SetLow SetHigh cción Lleva a 0 la línea SD Lleva a 1 la línea SD Lleva a 0 la línea Lleva a 1 la línea Se definirán como operaciones al bit en los registros de control de los puertos. Para esto será necesario definir antes: #define SD 0x01 // #define 0x02 // SetLowSD y SetHighSD // SD o P4.0 como salida #define SetLowSD P4DIR = SD; // SD o P4.0 como entrada #define SetHighSD P4DIR &= ~SD; Con lo anterior se declara al pin P4.0 con dirección de salida o entrada respectivamente. En este caso solo se modifica el registro P4DIR ya que esta línea posee una resistencia de pull-up y estas definiciones provocarán el cambio de estado. Para la línea la definición se hará de otra forma. 3.2 SetLow y SetHigh // o P4.1 arroja un 0 a la salida #define SetLow P4OUT &= ~; // o P4.1 arroja un 1 a la salida #define SetHigh P4OUT = ; En este caso, para cambiar el estado de (P4.1) se modifica el registro P4OUT ya que esta línea no esta conectada a una resistencia de pull-up y por lo tanto debe especificarse lo que se desea que salga por el pin P FUNCIONES DE TRNSFERENCIS DE DTOS Las funciones de la tabla 3 permiten la transferencia de datos entre el MSP y la EEPROM. Tabla 3 Funciones de transferencia de datos Nombre Función i2cinit i2cstart i2cstop i2cread i2cwrite cción Inicializa el bus. (SD y en 1) Establece condición de partida. Establece condición de término. El MSP lee bytes enviados por la EEPROM. El MSP escribe bytes en la EEPROM. ntes es necesario definir dos constantes: #define NO_I2C_CK 0 #define OK_I2C_CK Función i2cinit() void i2cinit(){ int j; P4SEL &= ~SD; P4SEL &= ~; // I/O para SD Y P4OUT &= ~; // Salida a cero P4OUT &= ~SD; // SD Open Colector P4DIR = ; // COMO SLID P4DIR &= ~SD; // SD COMO ENTRD SetLowSD(); SetHighSD(); // mbas líneas quedan en alto La función anterior se encarga de inicializar el bus I 2 C de tal forma de asegurar que ambas líneas queden en alto para que después con una condición de partida empiece la transferencia de datos. En la figura 4 se puede apreciar está condición (). 8

9 4.2 Función i2cstart() void i2cstart(){ SetHighSD(); SetLowSD(); SetHighSD(); // Visto en el analizador lógico como: // // SD // [µs] Con esta función se genera la condición de partida necesaria para que los dispositivos esclavos del bus (en este caso la memoria) se preparen para ser direccionados y por ende establecer una posible conexión con el maestro (MSP). La condición de partida (B) se representa en la figura 4. Nótese que el código de la función asegura primero tener ambas líneas en alto para luego poder bajarlas en el instante correcto. if (P4IN & SD) retorno = NO_I2C_CK; // esclavo no ha // bajado la línea else retorno = OK_I2C_CK; return(retorno); esta función se le debe pasar como argumento un char el cual corresponde al byte que se transmitirá. su ves, está retornará un entero de valor 1 que significa que el pulso de reconocimiento CK fue enviado correctamente. El proceso de escritura de todo el byte lo hace con el ciclo for. Nótese que las sentencias dentro del ciclo for aseguran la condición de Dato válido, la cual, establece que un dato (SD) será válido mientras este estable en el período alto de la señal de reloj (). En la figura 4 (D) representa la condición de Dato válido. Estados del Bus I 2 C 4.3 Función i2cstop() void i2cstop(){ int j; SetLowSD(); SetLowSD(); SetHighSD(); Esta función genera la condición de término que corta la conexión establecida entre el maestro y el esclavo diseccionado. En la figura 4 se aprecia dicha condición (C). l igual que la función en 3.2, el código de esta se asegura primero que ambas líneas estén en bajo para luego subirlas en los instantes correctos de tiempo. 4.4 Función i2cwrite() int i2cwrite(char a){ int i,j; int retorno; for (i=0; i<8; i++){ if (a & 0x80) SetHighSD(); else SetLowSD(); a <<= 1; /* ack Read */ SetHighSD(); // 1º el MSB 9 Fig. 2. Diferentes estados del bus I 2 C 4.5 Función i2cread() char i2cread(int ack){ int i,j; char caracter = 0x00; SetHighSD(); for (i=0; i<8; i++){ caracter = caracter << 1; if (P4IN & SD) caracter = caracter + 1; if (ack){ SetLowSD(); return(caracter); //envía CK al transmisor La función i2cread() permite al MSP leer bytes de datos desde la memoria EEPROM. Con está función

10 se pueden implementar los tres tipos de lectura: De dirección actual, aleatoria y secuencial. Se le debe pasar como argumento un int cuya función principal es la de enviar un pulso CK de reconocimiento a la memoria (transmisor ahora). Recuérdese que cuando se leen datos de la memoria, al finalizar la lectura, el maestro (MSP) no genera pulso de CK (Ver figura 3) sino que solo la condición de parada. Por este motivo es que se le pasa este int de argumento, de tal forma que cuando se quiere dejar de leer el valor de este int es 0 y no se envía el CK. Envíos de CK por parte del MSP en un proceso de lectura V.) PROGRMCION DE I 2 C José Ulloa Suárez julloa@elo.utfsm.cl 1. DIGRM DE FLUJO DE L PROGRMCIÓN DE I 2 C El microcontrolador que estamos ocupando debe ser programado para la implementación del protocolo I 2 C. continuación presentamos un diagrama de flujo, el cual nos ayudará a describir la programación de este protocolo. Fig. 3. Envíos de CK en un proceso de lectura Nótese que dentro del ciclo for se asegura la lectura válida de datos haciendo el reconocimiento del bit durante el período alto de. Fig.1. Diagrama de flujo de la programación de I 2 C. 10 Lo primero que tenemos que definir en nuestro programa es una sección de Inicializaciones. En esta sección debemos configurar los puertos de nuestro microcontrolador, de manera de poder generar en la líneas de comunicación un valor estable (ambas en niveles altos). Una vez que se tiene esta configuración, se genera una condición de Start, la cual tal como se observa en el diagrama, equivale a un cambio (canto de bajada) en la línea de SD, mientras se mantiene en alto. Luego se deben enviar 8 bits (byte de control), en los cuales se encuentran valores característicos de nuestra memoria y el bit de R/W el cual tomará valor cero o uno dependiendo de si se quiere escribir o leer. En el caso en que el bit de R/W es cero, procedemos a hacer un llamado a la función de escritura, la cual debe enviar datos de 8 bits y verificar si se recibe un acuse de recibo (CK), en el caso que CK es igual a cero significa que continúe el proceso de escritura, de lo contrario pueden haber finalizado nuestros datos, y debemos generar una condición de Stop. Para producir esta parada en la comunicación es que debemos crear una función que genere esta condición (función Stop). hora, en el caso que el bit R/W es 1, debemos generar la rutina para lectura. Es importante recordar que existen tres tipos de lectura: leatoria, secuencial y lectura de la dirección actual. Es importante recordar que la memoria Eeprom posee una especie de puntero, el cual se queda en el último valor ya sea escrito o leído. Si optamos por la lectura de la dirección actual, solo es necesario llamar a la función de lectura, y estar verificando constantemente si hay generación de

11 CK, ya que tal como ocurre en el proceso de escritura, este bit nos indicará si debemos continuar o terminar el proceso generando la condición de parada (Stop ). hora bien, si queremos realizar una lectura secuencial o una aleatorio, debemos antes de comenzar a leer, mover el puntero interno de nuestra memoria. Para realizar esto debemos generar un proceso de escritura, donde se enviará la dirección a la cual queremos acceder, de manera de mover el apuntador hacia esa dirección. Una vez realizado este envío, al primer CK igual a cero salimos de la rutina de escritura, sin generar una condición de Stop sino que entrando inmediatamente a la rutina de lectura. De esta forma realizamos el proceso de lectura desde la dirección en la cual hemos dejado el puntero interno. 2. EJEMPLOS DE PROGRMCIÓN. 2.1 Ejemplo de escritura Código #define EEPROM 0x0 Tabla 2 Código de escritura main() { int i; char writetext[] = "I2C la lleva"; i2cinit (); i2cstart (); i2cwrite(eeprom); i2cwrite(0x00); i2cwrite(0x00); for(i = 0; i < strlen(writetext); i++) i2cwrite(writetext[i]); i2cstop(); Comentarios // Inicializamos los puertos // Se envía el byte de control de la EEPROM // Bits más significativos para direccionamiento // Bits menos significativos del direccionamiento // Se escriben los datos en la EEPROM 2.1 Ejemplo de lectura secuencial Código Tabla 1 Código de lectura secuencial #include "i2c.h" #define EEPROM 0x0 main() { int i, acceseeprom; char textoread[64]; i2cstart(); acceseeprom = i2cwrite(eeprom); while(!acceseeprom) acceseeprom = i2cwrite(eeprom); i2cwrite(0x00);. i2cwrite(0x00); Comentarios // rreglo del largo que se necesite // Retorno de la función i2cwrite () // Mientras el slave no haya bajado la línea. // Se espera CK // Dirección a la cual queremos acceder i2cstart(); // EEPROM 0x1 (lectura) acceseeprom = i2cwrite(eeprom 1 ); //Largo del texto que se escribió. for (i = 0; i < strlen(texto) - 1; i++) textoread[i]= i2cread(1); textoread[i]=i2cread(0); i2cstop(); VI.) BIBLIOGRFI %20Z.pdf - slaa115.pdf - I.) VII.) INDICE PRESENTCION DEL PROTOCOLO I 2 C Y PLICCIONES II.) PROTOCOLO I 2 C III.) COMUNICCION I 2 C ENTRE MICROCONTROLDOR MSP430F149 Y MEMORI EEPROM 24LC515 IV.) IMPLEMENTCIÓN DE I 2 C POR SOFTWRE EN L TRJET DE DESRROLLO ESYWEB II pág.1 pág.2 pág.4 pág.7 V.) PROGRMCION DE I 2 C pág.10 VI.) BIBLIOGRFI VII.) INDICE pág.11 pág.12 11