ELO211: Sistemas Digitales. Tomás Arredondo Vidal 1er Semestre 2009

Transcripción

1 ELO211: istemas Digitales Tomás Arredondo Vidal 1er emestre 2009 Este material está basado en: textos y material de apoyo: Contemporary Logic Design 1 st / 2 nd edition. Gaetano Borriello and andy Katz. Prentice Hall, 1994, 2005 material del curso ELO211 del Prof. Leopoldo ilva material en el sitio 14: Asincrónicas 1

2 14-Maquinas ecuenciales Asincrónicas 14.1 Bases electrónicas para almacenar bits 14.2 Latch asincrónico Diseño de FFs en base a latches 14.4 Multivibrador aestable 14.5 Multivibrador monoestable 14: Asincrónicas 2

3 Bases electrónicas para almacenamiento de bits Los programas de computadoras usan memoria AM (andom Access Memory) para almacenar programas y datos (bits) utilizados para la computación Ha habido una gran mejora en la densidad de almacenamiento desde tubos a memoria electromagnéticas (ferritas) a circuitos integrados actuales (ICs: Integrated Circuits) Memoria volátil tiene que ser realimentada con electricidad o se pierde toda la información cuando se apaga la computadora 14: Asincrónicas 3

4 Bases electrónicas para almacenamiento de bits AM volátil moderna almacena bits en una de dos formas: como cargas en condensadores (e.g. DAM: Dynamic AM) como estados en flip flops (e.g. AM: tatic AM) DAM tiene que ser refrescada periódicamente (e.g. el standard JEDEC especifica cada 64ms o menos) Memorias no volátiles incluyen OM, Flash, discos duros, floppys, cintas magnéticas. Pueden o no ser secuenciales y típicamente son mas caras y mas lentas que memorias volátiles (e.g. DAM) Otros tipos de memoria no volátiles siendo actualmente desarrollados incluyen nanotubos de carbón y el efecto de magnetoresistencia de tunnel (TM) 14: Asincrónicas 4

5 Bases electrónicas para almacenamiento de bits (cont) DAM es un tipo de AM que almacena cada bit de datos en un condensador separado Ya que los condensadores no ideales tienen perdidas de electrones (cargas) la información eventualmente se pierde si no se refresca La ventaja de DAM es que estructuralmente es mas simple, solo se necesita un transistor y condensador por bit, esto permite una gran densidad Ejemplo: Transistor NMO (Negative-Channel Metal-Oxide emiconductor) usados para cargar un condensador Control Acceso: 1/0 Datos: 1/0 14: Asincrónicas 5

6 Bases electrónicas para almacenamiento de bits (cont) Ejemplo: DAM de 4x4 celdas Para leer un valor, con A (andom Access trobe = 0) usando a0 y a1 se activan los transistores de una fila y se conectan los condensadores de esa fila a las líneas de detección (sense lines) los amplificadores (sense amplifiers) discriminan entre un 0 y un 1 y amplifican las señales al valor correcto (e.g. TTL = 5V) se usan a2 y a3 para seleccionar la columna correcta y se conecta al output via el MUX después del ciclo de lectura los amplificadores recargar los valores de los condensadores que fueron descargados por la lectura Para la escritura de un bit se lee su fila completa al latch, se modifica el bit deseado en el latch usando Data In (D.I) y se almacena la fila modificada en los condensadores correspondientes D.I. 14: Asincrónicas 6

7 Bases electrónicas para almacenamiento de bits (cont) AM es un tipo de AM volátil que almacena cada bit de datos en una configuración estable que mantiene el valor del bit mientras haya poder aplicado Usando un par de inversores CMO esta configuración se puede lograr de la siguiente forma. Esto se denomina almacenamiento bi-estable ya que el output en CMO es estable alrededor de los dos valores Vcc y GND "1" "0" "stored value" 14: Asincrónicas 7

8 Circuitos simples con feedback Dos inversores forman una celda de memoria estática van a mantener valor mientras tenga energía el circuito "1" "0" "stored value" Como se introduce un nuevo valor en la celda? selectivamente romper realimentación cargar nuevo valor en la celda "remember" "data" "load" "stored value" 14: Asincrónicas 8

9 Estabilidad e inputs asincrónicos Circuitos sincrónicos (con reloj) inputs, estados e outputs muestreados o cambian en relación a señal común (reloj) pueden ser master/slave, activados con cantos Circuitos asincrónicos inputs, estados y outputs muestreados o cambian independientes de señal de referencia común (glitches/hazards una preocupacion ) e.g., - latch 14: Asincrónicas 9

10 Estabilidad e inputs asincrónicos (cont) Inputs asincrónicos a circuitos sincrónicos inputs pueden cambiar en cualquier tiempo, no van a satisfacer tiempos de setup/hold peligroso, inputs sincrónicos son preferidos en generar es buena practica de diseño el tener circuitos que solamente tienen inputs sincrónicos hay veces que los inputs asincrónicos no se pueden evitar (e.g., señal reset, memory wait, input de usuario), por eso se usa un sincronizador incronizador (D0) Async Input D D Clock D Clock 14: Asincrónicas 10

11 Estabilidad e inputs asincrónicos (cont) ue puede salir mal? incronizador (D0) input cambia muy cerca de un canto de reloj (violando restricciones de tiempo de setup/hold) esto causa que el output del FF sincronizador sea indefinido Async Input D? Clock In Input a D0 es asincrónico 0 CLK FF no captura la señal se llega a estado inconsistente o erróneo! 14: Asincrónicas 11

12 Falla de sincronización Ocurre cuando el input a un FF cambia cerca del canto del reloj (tiempo de setup y hold del input no son respetados) el FF puede entrar en un estado metaestable no es ni logica 0 ni 1 puede quedarse en este estado indefinidamente (poco probable dado variaciones termales y asimetrías en retardos de señales a nivel de transistores de implementación del FF) logic 1 logic 0 logic 1 logic 0 small, but non-zero probability that the FF output will get stuck in an in-between state oscilloscope traces demonstrating synchronizer failure and eventual decay to steady state 14: Asincrónicas 12

13 Falla de sincronización (cont) Probabilidad de falla puede ser reducida pero nunca puede ser 0 Posibles mejoras: hacer que el reloj sea mas lento: esto le da mas tiempo al sincronizador para decaer a un estado estable; fallas del sincronizador puede ser un grave problema para sistemas de alta velocidad usar tecnología con lógica mas rápida: esto hace que la cumbre sea mas delgada poner dos sincronizadores en cascada: ambos tendrían que fallar para tener un estado metaestable asynchronous input D D synchronized input Clk synchronous system 14: Asincrónicas 13

14 Falla de sincronización (cont) Nunca tener inputs asincrónicos que hagan fanout a mas de un flip-flop por diferencias en cableado y otros retardos podrían tener valores diferentes, seria un estado invalido hay que sincronizar lo antes posible y tratar como señal sincrónica Async Input Clocked ynchronous ystem D 0 Async Input D ynchronizer D 0 Clock Clock D 1 D 1 Clock Clock 14: Asincrónicas 14

16 Memoria basada en compuertas conectadas eset et e denomina latch a un elemento de almacenamiento de un bit Usando compuertas NO similar a par de inversores, pueden forzar output a 0 (reset=1, set=0) o 1 (set=1, reset=0) Usando compuertas NAND similar a par de inversores, pueden forzar output a 0 (reset=0, set=1) o 1 (set=0, reset=1) ' ' ' ' ' ' NO x y z NAND x y z : Asincrónicas 16

17 Comportamiento temporal de latch hold unstable ' eset Hold et eset et 100 ace \ 14: Asincrónicas 17

18 Estados para un latch - Tabla de verdad ' 0 1 ' 1 0 ' 0 0 hold unstable ' 0 0 ' : Asincrónicas 18

19 Comportamiento de estados de latch - Diagrama de estados estados: valores posibles transiciones: cambios basados en inputs Difícil observar latch - en estado 1-1 o usualmente cambian antes =00 =01 condición de carrera o transicion no deterministica oscilaciones posibles entre estados 00 y 11 ' 0 1 =01 =01 =11 =00 =10 =01 =11 ' 0 0 ' 1 1 =10 =00 =11 =11 ' 1 0 =10 =00 = hold unstable 14: Asincrónicas 19

20 Análisis de latch - Para generar tabla estados y K-mapa: poner valores de input, dejar que señales se propaguen y llenar próximo estado NO x y z (t) ' (t+ ) (t) (t+ ) X X hold reset set no permitido ==1 no es permitido (t) X 1 X 1 ecuación característica (t+ ) = + (t) 14: Asincrónicas 20

21 Actividad: latch - usando NAND ' (t) (t) (t+ ) X X hold reset set not allowed (t) X 1 X 1 ecuacion caracteristica (t+ ) = + (t) 14: Asincrónicas 21

22 Latch - con enable Controlar cuando entradas y importan de otra forma cualquier ruido en o mientras enable es bajo podría causar cambio en valor almacenado ' enable' ' ' et 100 eset ' ' enable' ' NO x y z : Asincrónicas 22

24 Latch - con reloj Control del latch - con un reloj no se puede dejar que y cambien mientras el reloj esta activo (cuando clock =0) solo se tiene la mitad del periodo de reloj para que las señales se propagan señales tienen que estar estables durante la otra mitad del periodo del reloj clock and clock NO x y z stable changing stable changing stable 14: Asincrónicas 24

25 Latches en cascada Conectar output de un latch al input de otro Como se controla la propagación de los cambios entre los latches? debería moverse por un latch por periodo del reloj el movimiento de señales entre los latches no debe ser mas rápido inputs correctos, con respecto al tiempo se dan a los FFs ningún FF cambia de estado mas de una vez por evento del reloj (canto o nivel) clock 14: Asincrónicas 25

26 Estructura maestro-esclavo (Master-slave) e rompe el flujo alternando relojes usar el nivel positivo del reloj para hacer que los inputs entren al primer latch usar el nivel del reloj negativo para activar segundo latch Ver el par como una unidad básica usado para almacenar un bit master stage slave stage P P CLK La segunda etapa va a tener cambio de output un corto tiempo después que el reloj vaya de alto a bajo Por esto se considera como un latch master-slave activado en el canto negativo (negative edge-triggered master-slave latch) 14: Asincrónicas 26

27 Estructura maestro-esclavo (Master-slave) (cont) A pesar del costo adicional, el latch master-slave activado en el canto negativo tiene varias ventajas sobre un latch activado en niveles 1. Cambios de valores están restringidos a un latch master-slave y no se pueden propagar a un segundo latch hasta el próximo periodo del reloj 2. Ya no estamos preocupados que el retardo de la lógica combinacional sea mayor que el periodo del reloj sino que la lógica entre las latches calcule nuevos valores antes del nuevo canto de bajada 3. Por lo anterior generalmente se puede incrementar la frecuencia del reloj en esta configuración (mas que en una basada en niveles) 14: Asincrónicas 27

28 Master-lave: Problema de captura de 1 Esta configuración de tiene un problema de captura de perturbaciones Ejemplo: En la primer etapa de master-slave latch perturbación en o mientras reloj esta alto se captura en etapa master induce restricción que lógica no tenga perturbaciones master stage slave stage P et eset 1s catch CLK P CLK P P Master Outputs lave Outputs 14: Asincrónicas 28

29 Flip-flop D Hace que y se complementen elimina problema de captura de 1 FF D D (k+1) no puede mantener valor previo (debe tener un valor nuevo en cada periodo del reloj) valor de D antes que el reloj baje es lo que se guarda en el FF master stage slave stage P D P CLK 10 compuertas 14: Asincrónicas 29

30 FF D Activado en cantos (versión 2) olución mas eficiente: solo 6 compuertas sensible a inputs solo cerca de los cantos del reloj (no mientras reloj este alto) D D 0 tiene D cuando reloj va a bajo D FF activado en canto negativo Clk=1 4-5 retardos de compuertas debe respetar tiempos de setup y hold para capturar input correctamente 0 D D tiene D cuando reloj va a bajo ecuación característica (t+1) = D 14: Asincrónicas 30

31 FFs Activados en cantos (cont) Análisis D D D D D D Clk=0 Clk=0 D D D D cuando reloj va de alto a bajo se almacena input new D new D old D D cuando reloj es bajo datos se mantienen 14: Asincrónicas 31

32 FFs Activados en cantos (cont) Cantos positivos inputs muestreados en canto de subida; outputs cambian después de canto de subida Cantos negativos inputs muestreados en canto de bajada; outputs cambian después de canto de bajada 100 D CLK pos pos neg neg positive edge-triggered FF negative edge-triggered FF 14: Asincrónicas 32

33 Flip-flop JK J es un set, K es reset, ambos indican complemento del estado actual J K CLK Ecuación característica: (t+1) = J(t) (t) + K (t) (t) Implementación de un FF D usando un FF JK FF JK J K (k+1) 0 0 (k) (k) D J K CLK 14: Asincrónicas 33

34 Flip-flop T T es un toggle (un tipo de interruptor de presión), se oprime una vez y queda en un estado, se vuelve a oprimir y cambia de estado T CLK FF T T (k+1) 0 (k) 1 (k) Implementación de FF T usando un FF JK T J K CLK 14: Asincrónicas 34

35 Latch Transparente Un latch transparente puede verse como un mux realimentado D D 1 0 FF D D (k+1) CLK G 14: Asincrónicas 35

36 Latch Transparente (cont) Una implementación mediante compuertas es la siguiente D G P i G y D están un tiempo suficiente en 1 se llega al estado estable P=0101 Cuando G esta alto, sigue a D. En caso contrario permanece estable. e denomina un latch D estático ya que mantiene mientras G este inactivo. i D esta alto al ocurrir un canto de bajada en G, se produce una perturbación (falso cero) en. Esto debido a que y conmutan en tiempos diferentes. Esta perturbación genera oscilaciones. Otro problema es si el ancho del pulso G es demasiado angosto causa que el latch no alcanza a setearse. Otra dificultad es si D cambia casi al mismo tiempo que el latch se activa con el canto de bajada G. En este caso no puede determinarse cual será el valor se captura en el latch. 14: Asincrónicas 36

37 Latch Transparente (cont) D G P Por estas razones, el diseño de dispositivos secuenciales debe garantizar que las entradas sean validas y estables durante los periodos en que estas pueden influir sobre el cambio de estado. G debe permanecer activa por el tiempo que sea suficiente para que el latch pueda capturar el dato. Esto requiere un mínimo ancho para el pulso G. El tiempo de set-up debe garantizar que el valor de D se haya propagado a través del lazo de realimentación antes que se active el latch. El tiempo de hold debe garantizar que el latch este cerrado y estable antes de permitir los cambios en la entrada D. Latches transparentes también se pueden configurar en forma maestro-esclavo (activados por cantos de subida y bajada) 14: Asincrónicas 37

39 Multivibrador Aestable (oscilador continuo) Este circuito es un oscilador elemental (para oscilar se le asigna Init = 1) x, y, z son las variables de estado, se tiene que: X = (z Init) Y = x Z = y Init z X x y Y Z Init xyz La matriz de transiciones indica que solo el estado 101 es estable ya que con Init = 0 eventualmente se llega y se queda en el estado 101. i se tiene un ciclo de oscilación de High a Low (HL) y de Low a High (LH) para cada compuerta se obtiene un circuito oscilador con el periodo: T = 3(T HL + T LH ) Los FFs se clasifican como multivibradores bi-estables 14: Asincrónicas 39

41 Multivibrador Monoestable El siguiente circuito permite generar un pulso de ancho programable e emplea para generar temporizadores que generan eventos después de un tiempo dado Dispara e suele usar una red C después del inversor para generar el retardo (no esta en diagrama) Con el canto de subida en (1) se inicia el multivibrador, después del canto de bajada en hay un retardo hasta que sube (2) El tiempo que genera el multivibrador es la señal (entre 3 y 4). e debe reiniciar la señal a cero para reiniciar disparo del circuito tiene un estado estable (dispara una vez o one shot) 14: Asincrónicas 41