FPGAs 1.0 Jordi Albó Canals : jalbo@salle.url.edu EALS Dpt. Electrònica

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1 FPGAs 1.0 Jordi Albó Canals : jalbo@salle.url.edu EALS Dpt. Electrònica

2 OBJETIVOS - Empezar la línea de trabajo - Conocer el estado del arte sobre FPGAs - Conseguir una documentación correcta para futuros trabajos

3 ÍNDICE

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5 DISEÑO Diseño de una aplicación: Programa Software Flexibilidad Lógica programable: FPGAs y MPGAs Células estándar: ASICs Complejidad Coste Prestaciones Full-Custom 1

6 PLATAFORMA HW La selección de una plataforma de HW tiene que responder a la siguiente pregunta: Cómo puedo conseguir las prestaciones deseadas al menor coste y que cumpla los requerimientos específicos? Coste: -Producción de la unidad -Costes de Ingeniería no recurrente -Costes implícitos en una salida tarde al mercado Según tamaño de la información a procesar: Requerimientos específicos: -Tamaño del sistema -Consumo del producto -Fiabilidad y mantenimiento -Microcontroladores -Pequeñas CPUs -DSPs -CPUs i Microcontroladores de gama alta -Dispositivos a medida: -FPGA -ASIC 2

7 EVOLUCIÓN Evolución de los dispositivos programables: PROM PLD PLA CPLD FPGA 1.95X 1.97X 1.98X 3

8 CPLDs Estructura de una CPLD Bloque Lógico Bloque Lógico Matriz Conmutación Bloque Lógico Bloque Lógico Cada uno de los bloques lógicos equivale a una PLD Retardos menores y más previsibles que las FPGA s Menos flexibilidad 4

9 ASICs ASIC (Application Specific Integrated Circuit) Circuito integrado con tareas predefinidas - Alta velocidad - Menor consumo - Menor tamaño - Mejor protección del diseño - Mejor control de las entradas y salidas - Alta coste para producciones reducidas - Coste de NRE muy elevado - Largo tiempo de producción - Una vez hecho no se puede cambiar 5

10 Tipos de ASICs Full-Custom ASIC: Cada pista debe estar definida - Mejores prestaciones. - Menor tamaño. - Mayor tiempo de diseño ( slow time to market ). -Más complejo. - Mayor riesgo de fallo Voltages elevados, procesado analógico, dispositivos de comunicaciones digitales/analógicos y, transductores y sensores Semi-Custom ASIC: Intentan minimizar los aspectos negativos del Full-Custom Get-Array ASIC:Arrays continuos de trts n y p- - Dos tipos: Channelled y channelless Standard-Cell-Based ASIC: Bloques lógicos pre-definidos 6

11 FPGAs Por qué un FPGA? - Buen compromiso coste-prestaciones. Las ASIC son más caras. - Tiempo de diseño corto: Time to market - Coste de realización bajo: Bueno para prototipos Los años de una FPGA? 1 año de un perro equivale a 7 de una persona 1 año de una FPGA equivale a 15 de una persona 7

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13 PARTES DE UNA FPGA - Array de bloques lógicos configurados mediante software - Bloques de E/S que rodean los bloques lógicos - Interconexiones programables que enlazan los dos bloques anteriores 8

14 TIPOS DE FPGA MATRIZ SIMÉTRICA Interconexión Bloque lógico 9

15 TIPOS DE FPGA BASADA EN CANALES Canal de interconexión Bloque lógico 10

16 TIPOS DE FPGA PLD GERÁRQUICO Interconexiones Bloque PLD 11

17 TIPOS DE FPGA MAR DE PUERTAS Interconexiones sobre bloques lógicos 12

18 TIPOS DE FPGA SEGÚN BLOQUE LÓGICO Mux-based: 13

19 TIPOS DE FPGA SEGÚN BLOQUE LÓGICO Lut-based: Las entradas se utilizan para indexar una tabla de la verdad 14

20 PROGRAMACIÓN DE FORMAS DE PROGRAMACIÓN: -SRAM: Cada vez que se conecta se configuran las conexiones. Rápida reconfiguración del sistema. Tamaño del chip muy elevado debido a la RAM. Puede ser reprogramada ilimitádamente. Necesita encriptación para evitar read back -Antifuse: Se mantiene en estado de altaimpedancia, hasta que se programa en estado de baja impedancia. Sólo se puede programar una vez Más económica Inmune a las radiaciones -EPROM,E2PROM: FLASH Parecido al método de memorias. La configuración se guarda en el dispositivo.encendido rápido. Multi-bit-key. -HÍBRIDO FLASH-SRAM 15

21 PROGRAMACIÓN DE 16

22 HDLs HARDWARE DESCRIPTION LENGUAGE: Lenguage de programación para HW Describir mediante texto el comportamiento y la estructura del circuito Notaciones explícitas para tiempo y concurrencia Los progrmas que describen la conectividad de un circuito se llaman netlist (EDIF Electronic Data Interchange Format) -VHDL : Europa, Japón y la mayoria de universidades del mundo -Verilog : Silicon Valley -ABEL (Advanced Boolean Equation Lenguage) 17

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24 EMPRESAS QUE DISEÑAN FPGAs Achronix Actel Agere Altera Atmel Cypress 18

25 EMPRESAS QUE DISEÑAN FPGAs Lattice QuickLogic Xilinx

26 DE LAS FPGAs Finales del 2005 Lideres del Mercado (dúopolio): Virtex-4 Xilinx Spartan-3 90nm Altera Statrix II Cyclone II Low cost High-volume Statrix III Virtex-5 65nm 65nm 20

27 DE LAS FPGAs 21

28 DE LAS FPGAs 22

29 DE LAS FPGAs Actel Axcelerator Axcelerator Antifuse-bajo coste Flash Fusion Line Compatibilidad analógica Lattice Low-cost FPGAs QuickLogic ASSPs PolarPro Aplicaciones para wireless Ultra-low-power FPGAs 23

30 EMPRESAS Mathstar Tabula Ambric Stretch Velogix Cradle FPGAs a velocidad de Ghz Líder en FPOA Chips de propósitos generales RPAs FPGA + Procesador Desarrollo de FPGAs de altas prestaciones MDSPs ElementCXI Tecnologia CXI More information comming soon!! Achronix ULTRA-FPGAs EXTREME-FPGAs 24

31 FPOA ARQUITECTURA Funciona mediante objetos silicon. Array: DataPath(16bits)-ControlPath(5bits) Dos áreas: El nucleo y la periferia Objetos del núcleo hasta 1Ghz -ALU (Arithmetic Logic Unit) -MAC (Multiply Acumulator) -RF (Register File) Objetos de la periferia para: RAM I/O -RAM Interna -Comunicación con RAM externa -Propósito general I/O 25

32 FPOA ARQUITECTURA Comunicación entre objetos Silicon de dos formas: 1-Nearest Neighbor Connection Latencia 0. 2-Party Line Connection Permite connectividad Pipeline. 1 clk cycle 3 S.O. (1Ghz) -S.O. cambian los patrones de comunicación con base de tiempo=clk. -Memoria para 8 instrucciones (control/comunicación) por ALU. -Las instrucciones se cargan al encender i pueden ser modificadas por el host system. -El ControlPath guia las instrucciones mientras hay envío de datos a través del DataPath(16bits). -Las instrucciones unen el control y el data Path 26

33 FPOA ARQUITECTURA Inicialización y control de la FPOA Hay tres interfaces involucradas: 1-El controlador de la PROM supervisa el proceso de carga y inicialización de la FPOA 2-El controlador de JTAG da una alternativa para cargar la configuración de la FPOA i proporciona acceso a memoria tal como IRAM, para realizar debugging. 3-El objeto de control puede ser utilizado para para el clock del núcleo.contiene un PLL, que multiplica un clock externo para generar el clock del núcleo 27

34 RPA QUÉ ES? Reconfigurable Processing Arrays Multi-core -Pocos prcesadores -Memoria compartida -Bus compartido RPAs -Centenares de unidades de procesamiento punto a punto: procesadores completos, ALUs,máquinas de estado, memorias distribuidas -Reconfigurabilidad estática y dinámica de las conexiones. TIPOS DE RPAs SIMD MIMD LAS RPAs EN EL 28

35 RPA SIMD (Simple Instruction Multiple Data) -Un único flujo o pocos de instrucciones -Útil para filtros simples de DSPs -Procesado de vectores. -Procesado de vídeo (H.264) en aplicaciones de red MIMD (Multiple Instruction Multiple Data) -Cada procesador tiene su flujo paralelo de sus datos -Útil para diversidad de estructuras de datos, no sólo vectores, de distintos tipos y formas 29

36 SOLUCIÓN STRETCH COMBINACIÓN DE FPGA + PROCESADOR VIDEO WIRELESS BIOMETRICS 30

37 SOLUCIÓN CRADLE Mercado Multimedia: Otros productos: Cell-based ASIC: Structured ASIC: FPGA: MULTI-CORE DSPs -Optimización de coste -Alta versatibilidad -Coste de desarrollo elevado -Diseños extensos y complejos -Más tamaño más coste -Requerimientos para soporte de memorias complicados -Difícil de pre-definir partes principales del ASIC estructurado de forma efectiva -Coste elevado por unidad -Inviable enlazar características-tamaño-disipación de energía DSPs de propósito general: -4 equivalen a un MDSP 31

38 COMPARATIVA KITS EVALUACIÓN - XILINX HW-V5-ML501-UNI-G V5, ML501 EVAL PLATFORM, UNI, ROHS- 995$ - XILINX: DO-SP3E1600E-DK-UNI-G 595$ - ALTERA: NIOS II KIT W/STRATIX II EP2S60N 995$ - ALTERA: NIOS II KIT W/CYCLONE II EP2C35N 995$ -Actel: Axcelerator Starter kit AX250-PQ208 ANTIFUSE FPGA 500Mhz internal operation 249$ a 695$ -Actel: Fusion starter kit EL kit incluye: AFS600-FG256 soldado en la placa de prueba, FlashPro3, Libero IDE Gold, Guia de Usuario, cable de programación, fuente de alimentación i esquemas. 1330$ 32

39 Y BIBLIOGRAFÍA

40 - Generalización del término FPGA (Símil con la tecnología 4G) - El modelo de FPGA depende de: Aplicación, formato de la información a tratar y las especificaciones técnicas. - El procedimiento de diseño debe ser: - HDL. - Simulación (diagrama de tiempos, ocupación, consumo ). - Prueba en una placa de avaluación. - Implementación de una placa específica. 33

41 -El tipo de dispositivos que domina el mercado tienen: -Bloque lógico LUT (3,4 entradas) -Configuración via SRAM -Arquitectura tipo matriz simétrica -Razones: -LUTs simplifican las herramientas de síntesis lógicas -Las SRAM permiten innumerables reconfiguraciones -Matriz simétrica tiene mayores recursos de conexionado -A nivel industrial la solución de Actel tiene mucho mercado -Principales fabricantes: 34

42 BIBLIOGRAFÍA Libros - [Wiley] Synthesis of Arithmetic Circuits - FPGA, ASIC and Embedded Systems (2006) - DDU - ASIC FPGA.Verification-Guide.to.Component.Modeling FPGA Express VHDL Reference Manual, May The Design Warrior s Guide to FPGAs, Clive Maxfield isbn: Filed-Programmable Gate Arrays S. D.Brown, R.J.Francis,J. Rose. Z.G.Vranesic.Klwer Academic Publishers Artículos - Electronics - Digital - CPLD and FPGA - B. Zeilman - An Introduction to FPGA Design - ASIC et composants à réseaux logiques programmables:pal,pld,cpld,fpga Denis Rebasté, IUFM d AIX-MARSEILLE - Tale of tools, Review 2005, FPGA and STRUCTURED ASIC JOURNAL - EE Times: Startup defines next-generation FPGA,David Bursky 18/09/ How Programmable Logic Works, Michel Barr,