CONTINUACIÓN Para obtener las formas PROBLEMA canónicas, deduciremos 1 previamente la tabla de verdad de F:

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1 UNIVERSIDAD APELLIDOS ASIGNATURA: Nº DE EXPEDIENTE: Y Departamento NOMBRE: Sistemas PONTIFICIA Digitales de CONVOCATORIA: Electrónica CURSO: DE SALAMANCA 1º GRUPO: 3 y de Comunicaciones febrero de 2003 EN (Mañana) MADRID PROBLEMA.1 Dado el A circuito B C D de la figura, F (2,5 Puntos) a. Se pide: b. Empleando máximo (1 Implementar canónica pto.) la más función, únicamente reducida. obteniendo, los teoremas además, y postulados expresión del implícita álgebra (o de numérica) Boole, simplificar de su forma al Puertas mínima. Bloques NOR (0.5 como esa ptos.) misma de el indicado 2 entradas, función empleando: optimizando la figura, a b en f el el menor diseño a número para bque posible. la cantidad (1 pto.) de puertas sea

2 UNIVERSIDAD APELLIDOS ASIGNATURA: Nº DE EXPEDIENTE: Y Departamento NOMBRE: Sistemas PONTIFICIA Digitales de CONVOCATORIA: Electrónica CURSO: DE SALAMANCA 1º GRUPO: 3 y de Comunicaciones febrero de 2003 EN (Mañana) MADRID CONTINUACIÓN (a) A Para variables: B obtener C D la solución PROBLEMA numeramos SOLUCIÓN. las 1 (1) líneas que implementen (2) alguna (4) función lógica de F dos o más Se (3) Entonces, tiene: ( (D F1) 3) 4) 2) (4) Faplicando los teoremas ( B D A 2) D(3) Cy postulados B D B DCCA D del A D álgebra B Dde Boole, CA se Dtendría: ( (Prop.D (Prop. (1 (LeyesD (Prop.C (1 D D1) D) ( B Def D D C A x. C (1C D CDistributivade" " Asociativa, C A D XOR) Asociativa, Distributivade" " A 1 A De A Morgan) B A D B D A D Prop.Conmutativa, 1 D C A D respectode" C A D A) Absorción) respectode" D DProp. ") ",) Prop.Conmutativ Distributivade" " a) respectode" ") ( ( ) ( ) ( ) [( ) ] ( ) D ) ( ) ( )

3 UNIVERSIDAD APELLIDOS ASIGNATURA: Nº DE EXPEDIENTE: Y Departamento NOMBRE: Sistemas PONTIFICIA Digitales de CONVOCATORIA: Electrónica CURSO: DE SALAMANCA 1º GRUPO: 3 y de Comunicaciones febrero de 2003 EN (Mañana) MADRID CONTINUACIÓN Para obtener las formas PROBLEMA canónicas, deduciremos 1 previamente la tabla de verdad de F: C o ABCDXX1X F1 D1 ABCDXXX1 F 1,2,3,56, 7,,9, 10, 11, 13,14,15 3,7,11, * * 1010* * (4 A,B,C;D) (4 A,B,C;D) (b) ella, estará A la la vista segunda F Para del (4 A,B,C;D resultado implementar forma 3,7,11,15 ) canónica: anterior, Acon Bla puertas segunda D NOR, Aforma BCimplícita D Aresulta BCD ser Ala más BCsencilla, Dy, asociada a Dbasta C(Idempoten tener en cuenta DCcia) Para implementar F con bloques C D como el la figura, basta tener en cuenta 1 C a b f DC(Idempoten (Leyes D CC De cia) Morgan) F D a b f 1 a b f F F F ( ) ( ) ( ) ( )( )( )( )

4 UNIVERSIDAD APELLIDOS ASIGNATURA: Nº DE EXPEDIENTE: Y Departamento NOMBRE: Sistemas PONTIFICIA Digitales de CONVOCATORIA: Electrónica CURSO: DE SALAMANCA 1º GRUPO: 3 y de Comunicaciones febrero de 2003 EN (Mañana) MADRID PROBLEMA.2 Sea (2,5 Puntos) ABC el circuito de la figura: ABC Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 C0 C2 C1 C3S1ZF S0 a) b) Obtener es el bit de justificadamente mayor peso tanto la expresión de la función mas simplificada como del decodificador) posible F (1.5 (considere ptos) que C a) Implementar inversores Obtendremos verdad (1 F pto). la con tabla un de multiplexor verdad de SOLUCION de la tamaño salida F, mínimo obteniendo y, previamente es posible, sin las emplear C de 0 los B A puntos Q0 0 intermedios. Q1 0 Q2 0 Q4 Q5 Q7 C0 C1 1 C2 C3 S1 S0 F tablas de CBBA F

5 UNIVERSIDAD APELLIDOS ASIGNATURA: Nº DE EXPEDIENTE: Y Departamento NOMBRE: Sistemas PONTIFICIA Digitales de CONVOCATORIA: Electrónica CURSO: DE SALAMANCA 1º GRUPO: 3 y de Comunicaciones febrero de 2003 EN (Mañana) MADRID b) Se puede obtener un CONTINUACIÓN circuito equivalente al dado PROBLEMA con un multiplexor: 2 010A C0 C1 C2 C3 S1S0ZF C B

6 UNIVERSIDAD APELLIDOS ASIGNATURA: Nº DE EXPEDIENTE: Y Departamento NOMBRE: Sistemas PONTIFICIA Digitales de CONVOCATORIA: Electrónica CURSO: DE SALAMANCA 1º GRUPO: 3 y de Comunicaciones febrero de 2003 EN (Mañana) MADRID PROBLEMA.3 Se y, entre que desea él vaya mismo diseñar pasando y la un unidad) contador forma menores que creciente inicie que la por 16 cuenta todos y al llegar en los 0 número (el al valor 0 debe primos más estar alto, (divisible incluido vuelva únicamente a 0 la y secuencia) repita (2,5 Puntos) Nota: la a) secuencia Implementar indefinidamente Inicialmente el un expresión Q 3 indicado Considérese transcodificador., Q2, Qel 1algebraica, Qregistro en 0dicho la del que figura registro contador no Solamente se y las tiene el salidas mínimo a desplazamiento. partir acceso se pide S número 3, a Sdiseñar un 2las, Sregistro 1salidas, de S0un puertas, en contador negadas de función desplazamiento que de básico estime los las biestables salidas y necesarias proporcionar de cuatro de los para biestables bits, la realizar como IN de desplazamiento tiene todos sus biestables a 0 b) Implementar mínimo básico y número proporcionar Ck salidas de los dicho biestables de contador puertas Q3 Registro la Q expresión 2,,Q que Qcon 1Q2 crea tres 0, algebraica del necesarias. biestables contador Q1 4 bits de tipo Solamente las básico Q0 correspondiente Notas: T. Denominar al bit a los menos biestables significativo como 0, 1, 2, etc. siendo salidas T, activos realizado se salida S 3 pide, por S2del a, diseñar Sflanco partir 1, biestable S0, de en el los contador subida,y función 0, biestables Q0, de la el En el contador ambos casos final utilizar que se pide. el modelo de un contador básico más un transcodificador para obtener las Contestar el espacio reservado a cada apartado

7 UNIVERSIDAD ASIGNATURA: Nº APELLIDOS DE EXPEDIENTE: Y Departamento NOMBRE: Sistemas PONTIFICIA Digitales de CONVOCATORIA: Electrónica CURSO: DE SALAMANCA 1º GRUPO: 3 y de Comunicaciones febrero de 2003 EN (Mañana) MADRID CONTINUACIÓN En PROBLEMA SOLUCIÓN 3 La El a) Contador cuenta ambos 12pedida casos, básico 3primero 5a partir 7realizamos 11 de un 13registro un vuelta contador a empezar desplazamiento y después un transcodificador dispusiera Un 4 2 módulo registro 8, conectando es de de 8 la desplazamiento salida salida negada, negada de se utilizaría 4 bits del se último puede una puerta biestable transformar inversora. a la entrada un contador serie del de registro. módulo Si no se contador-registro Ahora Por ello bien se IN En Q2, esta Q1, tabla Q0) precisa la y N1 secuencia N2, es de el la Q3 desplazamiento un Registro con transcodificador que de valor cuenta decimal deseada Q2 desplaz cuenta a de de (en la Q1 este secuencia cuenta que 4 bits binario contador transforme que Q0 S3, deseada proporciona S2, no la S1, secuencia la S0), misma el contador que pide proporciona (en el enunciado. N1 Q3 Q2 Q1 Q0 S2 S1 S0 N2 binario el Q3, y

8 UNIVERSIDAD APELLIDOS ASIGNATURA: Nº DE EXPEDIENTE: Y Departamento NOMBRE: Sistemas PONTIFICIA Digitales de CONVOCATORIA: Electrónica CURSO: DE SALAMANCA 1º GRUPO: 3 y de Comunicaciones febrero de 2003 EN (Mañana) MADRID CONTINUACIÓN La simplificación S3 00 mediante 0111 PROBLEMA mapas 10 de 00 S2 Karnaugh proporciona 00 S1 01 los 11 siguientes 1000 S0 resultados Expresión X 0 1 X 1 biestables algebraica , Q 02, QX 1, Qde X 0las 0 salidas 0 S X 3, S1 2, S10, S, en 10 función 0 de 1 las salidas 01 X de 1 X los 1 X S 1302 Q 3120 Q 1 Q 2 23 Q Q020Q0Q1Q2 continuación El b) Con siguiente contador Contador los tres creciente, biestables precisamos básico a síncrono, podemos partir un transcodificador, de módulo realizar Biestables un 8, hecho contador tipo que T nos creciente, permite biestables obtener módulo T, es conocido la 8, cuenta de 0 hasta y que es deseamos el 7. A Igualmente, se 1 puede T ventaja de no utilizar ninguna utilizar O Q un puerta. contador asíncrono T 1 ascendente Q módulo T 8, que 2 Q incluso tiene la Q ( S )

9 UNIVERSIDAD APELLIDOS ASIGNATURA: Nº DE EXPEDIENTE: Y Departamento NOMBRE: Sistemas PONTIFICIA Digitales de CONVOCATORIA: Electrónica CURSO: DE SALAMANCA 1º GRUPO: 3 y de Comunicaciones febrero de 2003 EN (Mañana) MADRID CONTINUACIÓN N1 N2 Diseño es la la del cuenta transcodificador del deseada contador N1 PROBLEMA anterior Q2,Q1, y Q2 S3, S2, Q1 S1 y Q0 S0 su S3 valor Q0 su en S2 valor binario S1 en binario 3 S0 0 N2 012 Simplificando mediante S3 mapas de Karnaugh S2 resulta S1 7 Expresión S0 biestables Q algebraica 012,,Q Q 01 0de 01 las 01 salidas 10 S 103, S1 02, S10, S0, en 0 función 1010 de 1 las salidas de 11 1 los 10 0 S 132 Q 2 Q 1Q 0 Q0Q0 ( ) Q2 Q1 Q0Q1 ( Q2Q0) Q2 Q1 Q0Q1( Q2 Q0)

10 UNIVERSIDAD APELLIDOS ASIGNATURA: Nº DE EXPEDIENTE: Y Departamento NOMBRE: Sistemas PONTIFICIA Digitales de CONVOCATORIA: Electrónica CURSO: DE SALAMANCA 1º GRUPO: 3 y de Comunicaciones febrero de 2003 EN (Mañana) MADRID PROBLEMA.4 El sistema de seguridad (2,5 Puntos) EXTERIOR de entrada a un banco se basa en el esquema de la Figura.1: D RECINTO 2 Puerta A Sensor C F Puerta Donde presencia A, B, un C y usuario, D son las en puertas cuyo caso automáticas entrega Figura. un del uno 1 B BANCO sentido paso de los usuarios Sensor criterio de seguridad establece E el que RECINTO que nunca aparece 1 dos en mecanismo el recintos interior entre del banco. apertura puertas y de tampoco las puertas en la está entrada deben controlado exterior. coincidir banco en a la su por figura. salida Evidentemente E dos un y autómata F usuarios. sensores en de sí que ninguno estados podrán detectan finitos coincidir los la que de interno El los indica esquema apertura sensores puerta encarga de la de y máquina cerrada SA, la circuito de puerta SB, cumplir y SC del 1 o y orden puertas las los autómata SD especificaciones las valores de funciones correspondientes, apertura se proporcionados muestra de anteriores, salida la en puerta). según que Figura.2, por activan y los el cuyas caso, sensores donde la salidas apertura función E activarán y F F. de son del cada las estado la señales puerta secuencia E AUTÓMATA (0 de F Figura. 2 SD SC SA SB

11 UNIVERSIDAD APELLIDOS ASIGNATURA: Nº DE EXPEDIENTE: Y Departamento NOMBRE: Sistemas PONTIFICIA Digitales de CONVOCATORIA: Electrónica CURSO: DE SALAMANCA 1º GRUPO: 3 y de Comunicaciones febrero de 2003 EN (Mañana) MADRID CONTINUACIÓN Téngase máquina correspondiente, Se pide: en debe cuenta "saber" éste que se que no PROBLEMA encontrará tras necesario permitir esperando usar el paso 4 sensores de un usuario, en los de recintos la por puerta la entre puerta B o puertas, D, A o según la C, pues el al caso. recinto la Independientemente producirían ello Indique funciones en función todas SA, y especificando SB, las posibles SC las y normas SD) combinaciones que qué de se puertas seguridad puedan no plantear de comentadas. pueden apertura indicando coincidir de Es puertas imprescindible en abiertas qué (valores condiciones en ningún posibles justificar caso, se de las autómata que respuesta las funciones correspondiente (1 pto). del resultado a la tabla del de apartado estados proporcionada anterior represente a continuación: el diagrama (Considere flujo todo la del ESTADOS salida q0 q1 se han 0000 codificado q1 ENTRADAS con FE el orden: 0010 SASBSCSD) 1010 (0.5 ptos) q q0 q q q Suponiendo Explique razonadamente, q3 según q datos q2 del 0100 enunciado q y en función q2 simplificadas 0100 y del SD. apartado Para este que 2, posible desarrollo el se significado usen las para codifique funciones de el diseño los los estados de biestables entrada internos de T obtenga los q0, biestables q1, q2 las y expresiones q3 y (0.5 de de las ptos) la salidas tabla más de SA, estados q0 q1 q2 estados QA 0 QB según la tabla siguiente: (0.5 ptos) SB, SC q

12 UNIVERSIDAD APELLIDOS ASIGNATURA: Nº DE EXPEDIENTE: Y Departamento NOMBRE: Sistemas PONTIFICIA Digitales de CONVOCATORIA: Electrónica CURSO: DE SALAMANCA 1º GRUPO: 3 y de Comunicaciones febrero de 2003 EN (Mañana) MADRID CONTINUACIÓN Apartado.1 Las PROBLEMA SOLUCIÓN 4 SA combinaciones SB SC SD Ninguna posibles Significado puerta de salida abierta. D. se representan en la siguiente 2 Causa nadie tabla: 1 D. C. B. Sensor usuarios F activo en ambos Recintos Recintos 1 y vacíos. Sensor y en nadie F exterior. no activo. en exterior. Las 0 1 causas Abren C. sólo las la puertas B A A. y Nadie Hay Recintos activo. en vacíos Recinto en Recinto y ambos 1 y Sensor 1, Sensores nadie E activo. activos. Recinto 2 y Sensor F que de no inhibición, pueden abrir coincidir según la entrada el abiertas enunciado, a las Recinto parejas son: de si no puertas está vacío. A y B Este ni C y D. el motivo por el Teniendo No se dejar salir a alguien del Recinto 2 si el Sensor E está activo (usuario en siguiente el EXTERIOR). Esto impide que coincidan abiertas A y D, pues siempre deberá tener lugar Apartado.2 de preferencia su forma en código.): cuenta (En A la para tabla figura dejar aparecen estados el exterior los proporcionada, nombres vacío. de las el diagrama puertas a de activar flujo para queda cada la salida, en

13 UNIVERSIDAD APELLIDOS ASIGNATURA: Nº DE EXPEDIENTE: Y Departamento NOMBRE: Sistemas PONTIFICIA Digitales de CONVOCATORIA: Electrónica CURSO: DE SALAMANCA 1º GRUPO: 3 y de Comunicaciones febrero de 2003 EN (Mañana) MADRID CONTINUACIÓN PROBLEMA 4 q1 0 XB01 Aq C Apartado.3 1 XBC 11 X AC 0 Analizando presencia de el usuarios desarrollo Estado en del q0 los autómata Recintos Inicial y 1 se no y observa 2 hay según q3 BD q1 q2 Significado usuarios que Recinto el X criterio los 1BX X 01DAq2 en estados los representado Recintos. sirven para en identificar la tabla siguiente: la Apartado.4 Para obtener esas funciones q3 es conveniente Hay un usuario representar en cada la Recinto. tabla de excitaciones:

14 UNIVERSIDAD APELLIDOS ASIGNATURA: Nº DE EXPEDIENTE: Y Departamento NOMBRE: Sistemas PONTIFICIA Digitales de CONVOCATORIA: Electrónica CURSO: DE SALAMANCA 1º GRUPO: 3 y de Comunicaciones febrero de 2003 EN (Mañana) MADRID CONTINUACIÓN Entrada F PROBLEMA Estado actual siguiente Estado 4 E QA QB QA QB TA biestables Entradas TB SA Salidas SB SC SD 0 0 Desarrollando por Karnaugh, 10 1 las 0 1 funciones TABpedidas EAQBquedan: A 0 SE SQ CB DA BAQ FQFBEQ EA T

15 UNIVERSIDAD APELLIDOS ASIGNATURA: Nº DE EXPEDIENTE: Y Departamento NOMBRE: Sistemas PONTIFICIA Digitales de CONVOCATORIA: Electrónica CURSO: DE SALAMANCA 1º GRUPO: 3 y de Comunicaciones febrero de 2003 EN (Tarde) MADRID PROBLEMA.1 (2,5 Puntos) c) Dado a) Simplificar el siguiente al máximo circuito la combinacional función de salida se pide: d) b) posible Repetir menor Obtener el circuito simplificado a partir del (1 menor pto). A número (0.5 el apartado ptos). posible anterior (0.5 ptos). pero utilizando puertas número NAND de de puertas dos entradas, NOR de también dos entradas B un diseño mínimo con cualquier tipo de puertas (0.5 ptos). F el el a) C D AB SOLUCIÓN X F salida Teniendo de la en CDOR cuenta de tres que entradas la salida y X la vale AND siempre de dos. 1 la función F será el producto lógico de la

16 CONTINUACIÓN y por lo tanto: PROBLEMA X BA B1. BAB1 (Hoja (Mañana) 2) que Teniendo de la suma en respecto cuenta que al producto el paréntesis queda F también : BA B vale 1 A)C ya que Daplicando la propiedad distributiva b)para veces Luego: es la la obtener función expresión el y circuito aplicamos más B simplificada Bmás Ael simplificado teorema Aposible BBposible FD BC Acon Apuertas BNOR Acomplementamos )1 F de Morgan DCala Dprimera complementación dos [ ] ( c) Para repetirlo con puertas NAND de dos entradas F F C D d) FD C A ( A C ( ) ( )( )

17 PROBLEMA.2 Dado el siguiente circuito: (Mañana) (2,5 Puntos) O0 A 0 O 1 A 1 O I 2 A 2 D 0 G I0 O I 3 A 3 C 1 E I O4 B 1 0 F B I 2 O L I O 2 5 B XOR b) 1 I O 3 6 B ambas a) canónica. c) Obtener Implementar de a nivel 2 Considérese entradas la tabla bajo F utilizando usando y de (0,75 una verdad A puerta como puntos). únicamente sólo de la lógica 2 S 1 S 0 O 7 F un variable (A, decodificador un del B, multiplexor C, menor B 3 D) mayor y número su 4 peso a expresión de 163 de con (1,25 entradas entradas salidas implícita puntos). de y posible control entrada primera (0,5 y Enable una puntos). forma puerta activas E A

18 CONTINUACIÓN a) intermedios XOR. Para facilitar en el la circuito, obtención PROBLEMA como de la son tabla las de salidas 2 verdad, del tomamos comparador, como del referencia multiplexor unos y de puntos la puerta (Mañana) A B C D G E L O XOR F b 11 F 1 ( A, 1 B, C1, D) (3,6,9 0 ) 00 ésta verdad y c) seguiría Si anterior utilizásemos dependiendo como base los mapas de para las el de cuatro diseño Karnaugh variables, con multiplexores para por simplificar lo que y podemos decodificadores. la función emplear F, observaríamos la tabla de que

19 CONTINUACIÓN PROBLEMA A B C 2 D F (Mañana) 0 I1 I0 I2 0 1 I3 I4 I5 D 0 I6 complementada Teniendo en cuenta se obtiene que la puerta mediante 1 NOT una 1 que puerta 1 se 01 precisa XOR 0 con para I7 una la 0 obtención de sus entradas de la variable a 1, las D D 1 soluciones pedidas son: I I 1 I 2 I 3 O I 4 I 5 I 6 I 7 S 2 S 1 S 0 A B C F D C B I 0 I 1 I 2 A I 3 E 0 O 0 O 1 O 2 O 3 O 4 O 5 O 6 O 7 O 8 O 9 O 10 O 11 O 12 O 13 O 14 O 15 Solución b) Solución c) F

20 PROBLEMA.3 Utilizando salida paralelo) un sumador se ha construido completo el de siguiente 4 bits y un contador: registro de almacenamiento (entrada paralelo, (Mañana) (2,5 Puntos) Supóngase entrada quiere A estudiar (bits que A3, en el A2, comportamiento instante A1 y A0) inicial del sumador. el de registro este contador está inicializado en función a cero. del valor introducido por la 2.Si Se 1.Indicar pide: 3.Diseñe entrada Cuál ahora es la A secuencia el es introducen nuevo A30, módulo? que A20, los sigue valores: A10, (0.5 el contador, ptos) A01 A30, (0.5 A21, así ptos) como A10, su A00 módulo, Cuál si el es valor la nueva introducido secuencia? por la 4. Cuál transcodificador del (0.5 apartado ptos) debe un nuevo ser 2) el (1 valor pto) contador introducido que que siga considere por la secuencia la entrada más 3,3,1,0,3,3,1,0... oportuno A para conseguir (bien al añadiendo del un apartado contador un 1 módulo o bien al 8?

21 CONTINUACIÓN (Mañana) 1) PROBLEMA SOLUCION: 3 13, Se Por es trata el la valor entrada de un proveniente contador A se introduce módulo del registro el 16, valor que de binario almacenamiento, sigue la secuencia: La salida que 0,1,2,3,4,5,6, inicialmente del sumador vale 7, será: 8, 0. 9, SB1 10, 11, y 12, B 2) El 14, estado ) El inicialmente 8... valor La secuencia siguiente que el registro está lo seguida determina introduciendo tiene es: el 0,4,8,12... el valor valor ahora de en y la por el entrada siguiente el tanto operando el A módulo del instante A sumador. es es el tendrá 4 de el manera 4, en el que siguiente el La tabla La del 3, 1, secuencia apartado de 0. verdad 2, que del añadiendo transcodificador como C3 un transcodificador dato tiene módulo que 4, convierta por que la habrá secuencia que utilizar 0, 4, 8, el contador C2 Entrada es: C1 C0 Q3 Q2 Salida Q1 Q0 3, X 0 X 0 X 0 X

22 CONTINUACIÓN Q3 y Q2 simpre valen 0 PROBLEMA y las expresión para 3 Q1 y Q0 las obtenemos mediante karnaugh: (Mañana) 4)Se vaya A30, es puede decir, incrementando A20, hay conseguir que A11 introducir un y de A00, contador 2 en el dos, número módulo por 2 que 8 por haciendo habrá el operador que que introducir el A. contador los (que siguientes es de 4 valores: bits) se

23 PROBLEMA.4 continuas interpretarla Se tienen dos de en bits líneas grupos sincronizados que de tres denominaremos bits, con ya que una A cada señal y B, grupo de por reloj representa las que CK. nos Cada un llegan número sucesión dos binario, sucesiones hay (Mañana) en (2,5 que el Puntos) active que de recibidos Usando las el líneas bit representan más sólo significativo recibe biestables 0, 1, 0, los 1, de 1, tres tipo el 1, primero siguientes 0, D 0, y 0, una 0, que el memoria, 1, 6, 0, los 1... recibe. siguientes se se entenderá Por pretende ejemplo, el 0, que los diseñar siguientes los por tres un una primeros autómata el cualquiera 5... bits NOTAS: Mealy una que señal detecte salida el número S. recibido por A es mayor que el recibido por B, y en ese caso, de El Debe La memoria. cuestión, diseño señal Especificación optimizarse S y no siempre activará el se diseño, desactivara en ningún minimizando con caso el hasta primer el que número bit se del reciba número de biestables el tercer siguiente. bit y de el los tamaño números de en Tabla Tamaño uno. del de estados autómata la memoria y minimizada. codificación debe mínima incluir de necesaria. por entradas lo menos y estados, los siguientes aclarando puntos: el significado de cada la Especificación Esquema Contenido direcciones y del codificación y autómata, datos. la memoria especificando de según entradas el SOLUCIÓN esquema él claramente anterior. qué señal se conecta a qué bit de A 0 B Entradas E E2 E3 E

24 CONTINUACIÓN Especificación PROBLEMA 4 (Mañana) Estado q0 q1 y codificación Q2 Q1 Q0 de estados Significado No se ha recibido ningún A>B bit Diagrama q2 q3 q4 q5 q6 de estados 0 1 (no 01 se pedía 10 Se explícitamente) ha recibido un dos bit bits y hasta A<B y A>B hasta A<B ahora ahora AB AB E0,E1,E2,E3 /1 q1 q4 E0,E1,E2,E3 /0 E2/0 q2 q0 E1/0 E0,E3 q3 q5 E0,E3 E1/0 q6 E0,E1,E2,E3 /0 E0,E1,E2,E3 /0 E0,E1,E3 /0; E2 /

25 CONTINUACIÓN Tabla de estados minimizada PROBLEMA Estado 4 Estado siguiente (Mañana) actual q0 q1 q2/0 q4/0 E0 q3/0 q4/0 E1 q1/0 E2 q2/0 q4/0 E3 Tamaño q2 q3 q4 q5 q6 q5/0 q6/0 q0/1 q0/0 q6/0 q0/1 q0/0 q4/0 q6/0 q0/1 q0/0 q5/0 q6/0 q0/1 Esquema mínimo de memoria 32 x 4 bits q0/0 A B del autómata CK 21 D 0 A4 A3 A2 A1 Q A0 D3 D2 D1 D0 S

26 CONTINUACIÓN Tabla PROBLEMA 4. (Mañana) A de B transiciones-excitaciones Q2t Q1t Q0t Q2(t1) D2 y contenido Q1(t1) D1 de Q0(t1) la D0 memoria S Dirección 01 Conte- 2 nido X X X X 31 X

27 PROBLEMA.1 (Mañana) Se a) Dada pide: la siguiente lógica: A B CA B C DB DA B C DA B C (2,5 Puntos) b) c) Simplificar Implementar A la el circuito por tablas de cualquier verdad. (1 tipo pto.) la función utilizando puertas SOLUCION NOR de tres puerta. entradas. (0,75 (0,75 ptos.) B C D F ptos.) 0 CD AB b) a) 1 1 F F 1 (C C0 1 BD D) 10 ACD (AC)DACACD DBCD(AC)DACD F B

28 CONTINUACIÓN Circuito PROBLEMA 1 (Mañana) ABCD F c) Simplificando AB por 00 CD ceros 00 F 01 DA 11 BC 10 ABD ( Para obtener el circuito 10 complementamos 1 1 dos 0 veces C )( )( )

29 CONTINUACIÓN F PROBLEMA 1 (Mañana) ABCDy F el circuito D queda ABBDDAABBCCaplicando el teorema de Morgan ( F ( C A y )( )( ) ) C( ) ( )

30 UNIVERSIDAD APELLIDOS ASIGNATURA: Nº DE EXPEDIENTE: Y Departamento NOMBRE: Sistemas PONTIFICIA Digitales de CONVOCATORIA: Electrónica CURSO: DE SALAMANCA 1º GRUPO: 12 y Comunicaciones Septiembre EN de 2003 MADRID PROBLEMA.2 Determinado manera: código BCD ponderado codifica (Mañana) 01 E3 E2 los diez E1 E0 dígitos decimales de la siguiente (2,5 Puntos) ) 56 2) ) Calcula Diseña sumador Idem utilizando un los total transcodificador pesos únicamente solo de E3 Semisumadores E2 E1 de este E0 código a BCD 10 SOLUCIÓN natural utilizando un Cuádruple Ahora 1) 1 Fijándonos E1 Calcula diretamente: los en pesos las codificaciones de E3 Peso E2 E1 de E0 y E0 que 1 tienen un 2 solo E3 0 uno E2 0 E1 obtenemos 1 E0 0 los Peso pesos de E1 de E0 2 y de Y 4 alguna 0 1 línea que contenga alguno E2 de los pesos 4 obtenidos E2 3 antes: E2 4 Luego válida Finalmente: 5 para se E3 1 trata las E2 010 de E1 0 combinaciones) un E0 1 código Peso BCD de E Peso (Se de E0 Peso 5 de E3 4 Peso E comprueba que la ponderación obtenida es

31 CONTINUACIÓN Como 2) se Diseña sumador trata de un total transcodificador únicamente PROBLEMA de un de código este 2 código BCD a BCD a BCD natural natural lo mas utilizando sencillo será un reordenar Cuádruple los (Mañana) del 84 código E3 2 E1 E2 E0 E2 1 de entrada E2 E1 E3 E0 queda según simultáneamente en la los columna pesos 8421 de en peso que las 124 son columnas ya los que pesos ese de es del peso código peso. 1 y 2 de ya salida. que entre las dos suman peso. pesos Luego todo lo que tendré que hacer será diseñar un S3 0 circuito E3 S2 0 E2 E1 S1 sumador E0 E2 S0 capaz de realizar siguiente suma: C Cualquier las 3) peso dos Idem doble: entradas E suma 0 utilizando (1) binaria del ABSC SS solo sean puede (1) (2) del Semisumadores mismo efectuar peso, empleando la salida solamente S tendrá el Semisumadores. mismo peso que La las única entradas condición 0y la salida es que ABSCABSCABSC (2) (4) (2) (4) E (4) 3 (4) (8) ABSCABSC (4) (8) S 3 (1) (4)

32 PROBLEMA.3 Se estudian básico (Mañana) contador desea síncrono diferentes diseñar módulo un alternativas, contador 4 y posteriormente que todas realice ellas la consistentes cuenta transcodificador 3,11,28,20,3,11,28,20,...y en implementación que transforme para de la un cuenta ello contador se del (2,5 Puntos) a) básico en la cuenta deseada, indicada anteriormente. Nota: Inicialmente Implementar indicado transcodificador. de Q, AQB Considérese las salidas del en la dicho S figura que 0etc,1, Se Scontador no pide y se desplazamiento, el.,.. diseñar tiene mínimo, del a partir acceso transcodificador, un número contador a un y las dibujar de registro salidas puertas básico, en el negadas de circuito función que proporcionar desplazamiento estime completo los las necesarias biestables. salidas expresión de dos de para los bits, biestables realizar algebraica como un el S 0es el bit menos registro IN significativo de salida, tiene cuyo todos número sus total biestables de bits a 0 hay que determinar. b) Implementar transcodificador Ck b1) S 0etc,1, S.,.., dicho del contador contador diferentes QA Registro con de recursos, dos desplaz biestables de básico. Proporcionar según 2 bits en función de se expresión tipo las QB contador b2) básico indica salidas T, multiplexor activos a algebraica continuación de los por biestables de flanco de 2 las entradas de salidas Qdel subida, 1,Q0 y un Contestar selección b3) 1 bit Diseñar cada en el. una espacio el (Half transcodificador reservado Adder) a utilizando cada apartado solamente un semisumador de dos magnitudes de

33 CONTINUACIÓN PROBLEMA SOLUCIÓN 3 (Mañana) a) Un 2 2 (contador registro Contador La 4, cuenta conectando Johnson). de pedida básico desplazamiento Si implica a salida no partir se negada un dispusiera de contador 2 un bits del registro se último de puede la módulo salida biestable transformar desplazamiento negada, 4 a se entrada utilizaría un contador serie una del puerta de registro módulo inversora. Ahora Por contador-registro ello bien se precisa secuencia IN En deseada esta tabla, (en binario QA, de QB S3, desplazamiento un representa S2, con transcodificador QA Registro que cuenta de (contador desplaz este que contador de transforme Johnson), 4 bits S1, S0), cuenta de nuestro no QB contador es la a la misma secuencia Johnson, que deseada pide proporciona y N, el la enunciado. QA QB S4 S3 S2 S1 S0 N cuenta el Expresión biestables Q, algebraica AQBde 10 las salidas S 4, S3 10, S2, S1 0, S0, en 1 0 función 1 0 de QBBBAB las salidas de los SQ S

34 CONTINUACIÓN Dibujar el circuito PROBLEMA 3 (Mañana) IN completo QA Registro de desplaz de 2 bits QB b1) Con continuación El contador Contador los dos creciente, biestables precisamos básico módulo podemos a partir un S4 transcodificador, 3, de realizar hecho S3 Biestables con un S2 contador biestables que tipo S1 nos T creciente, permite T, QB S0 es conocido obtener módulo y la 4, es cuenta de el siguiente 0 hasta que deseamos 3. A Diseño N2 es la la del cuenta transcodificador 1 T N1 Q1 Q0 del deseada S4 contador O Q Q0 T y S3 S4, 10 anterior S3, S2 0 1 S2, y S1 Q1, 1 0 y Q0 S0 S0 1 su 1 Q Q1 valor N en binario

35 CONTINUACIÓN Expresión biestables algebraica de PROBLEMA las salidas S 4, S 3, S2, S1, S0, en función de las salidas de los (Mañana) SQ110 1,Q QQ 1 Q El entradas directamente b2) problema Transcodificador de selección de reduce las salidas tal a utilizando implementar como de los muestra biestables. solamente S3 (una figura. un puerta Los multiplexor XOR) demás con bits de un de 2 entradas salida multiplexor se obtienen de de selección dos. 1 b3) bit cada Transcodificador una (Half Adder) 0 timul utilizando Sxor ple El tal problema como muestra se reduce la figura. a implementar Los Q1 1S0 demás solamente S3 Q0 S3 Q1 bits (la de un salida semisumador de quedan una puerta como total XOR) en b2) de con dos un magnitudes Semisumador de 1 Q0 madc su mis Se S S

36 PROBLEMA.4 continuas interpretarla Se tienen dos que denominaremos A y B, por las que nos llegan dos sucesiones (Mañana) que cualquiera el bit de menos las bits grupos líneas sincronizados significativo de recibe tres bits, 0, es con 0, ya 1, que una primero 1, cada 1, señal 0, grupo 0, que de 0, 0, reloj representa 1, recibe. 0, CK Por Cada un se entenderá número ejemplo, sucesión binario, que hay por los en (2,5 tres que una el Puntos) active primeros siguientes Moore Usando que bits el sólo detecte 5... recibidos biestables si el número representan de tipo recibido D el y 4, una por los A memoria, tres mayor siguientes se que pretende el el recibido 3, diseñar los por siguientes B, un y autómata en ese el 0, caso, los NOTAS: una señal salida S. de El Debe La memoria. cuestión, diseño señal Especificación optimizarse S y no siempre activará el se diseño, desactivara en ningún minimizando con caso el hasta primer el que número bit se del reciba número de biestables el tercer siguiente. bit y de el los tamaño números de en Tabla Tamaño del autómata debe incluir, claramente, por lo menos los siguientes puntos: la Esquema Contenido uno. direcciones de estados del la y autómata, datos. la memoria y memoria minimizada. codificación mínima especificando según de necesaria. el entradas esquema él y claramente anterior. estados, aclarando qué señal se el conecta significado a qué de bit cada de

37 CONTINUACIÓN (Mañana) Especificación A B Entradas codificación PROBLEMA de entradas SOLUCIÓN 4 Especificación E0 E2 E3 E1 Estado q0 y codificación Q2 Q1 Q0 de estados Significado Recibidos 0 bits, o 3 con A B Diagrama q1 q2 q3 q4 q5 de estados Se ha recibido 1 23 bits y y hasta A>B ahora A>B A B q1/0 (no se pedía E2 q0/0 explícitamente) E0,E1,E3 E1 q3/0,e3e1 E2 q4/0 q2/0 E0,E2,E3 E2,E3 q5/1,e1,e3 E0 E2 E0,E1,E

38 CONTINUACIÓN Tabla PROBLEMA 4 (Mañana) Estado actual de q0 estados E0 minimizada Estado E1 siguiente E2 E3 S Tamaño q1 q2 q3 q4 q5 q3 q4 q5 q0 q2 q4 q0 q2 q3 q5 q1 q3 q4 q5 q0 q2 0 Esquema mínimo del de memoria 32 x 4 bits 1 A B autómata CK 21 D 0 A4 A3 A2 A1 Q A0 D3 D2 D1 D0 S

39 CONTINUACIÓN Tabla PROBLEMA 4 (Mañana) A de B transiciones-excitaciones Q2t Q1t Q0t Q2(t1) D2 y contenido Q1(t1) D1 de Q0(t1) la D0 memoria S Dirección 01 Conte- 2 nido X 0 X 01 X 0 X X

40 PROBLEMA.1 Se dispone del siguiente (Tarde) (2,5 Puntos) A B circuito I1 I2 combinacional: 0 C I0 E D I0 z a) I1 s F b) Calcular Implementar la expresión F utilizando más exclusivamente simplificada posible puertas de F. NAND (1,5 ptos.) de 3 entradas. (1 pto.) I0 A B C A B C A B C SOLUCIÓN zb sb A I0 A C A C s I1A C B DI A0A CCD I1B A CCA C D B I1 AA B C CA D A A B C BA B DA B D CA B C B C D CB C D A B C CA BCA D A D B C A BB C B C B D B)A B C DB C CD [ ] ( (1.a) F Tomando F el desarrollo canónico del multiplexor 2 1 a 1, se tiene, en primer lugar puesto que zf, y sd. Ahora, además, ( ) [ ( ) ] [ ] ( ) mientras que ( ) ( ) ( ) De ahí que, finalmente, de (1), (2) y (3), se tenga: ( ) ( ) ( ) D (1) (2) (3) (4)

41 CONTINUACIÓN PROBLEMA 1. (Tarde) (Hoja 2) También es válida la solución que se obtiene como resultado de simplificar el mapa de Karnaugh de la tabla de verdad asociada a F, que, por supuesto, se puede deducir a partir de la figura. ABC D I 0 I 1 s F F 4, ( ) 1,3,4,5,67, AB Simplificando este mapa CD (3) 0001 (1) 1110 de Karnaugh, A DA B se llega B C D (2) (1)(2)(3) a (4). (6) Tomando la primera forma implícita de F, se tiene: F cuyo mapa de Karnaugh asociado resulta ser: (5)

42 CONTINUACIÓN PROBLEMA 1. A DA BB C D (Tarde) (Hoja 3) (1.b) Partimos de la expresión mínima obtenida en el apartado anterior (4) ó (6). F F F (7) C D B A Aplicamos la ley de idempotencia y las Leyes de De Morgan para el complemento de una suma: ( )( )( ) ( )( )( ) Con lo cual vemos que se emplean un total de 7 puertas NAND(3), 3 para invertir A, C, y F D, y otras 4 para efectuar los productos. A D A B B C D A D A B B C D A A A D D A A A B B B C C C D D D

43 PROBLEMA.2 Obtener realizan. (Tarde) a) (1pto) para cada uno de los siguientes circuitos el valor simplificado de la función que (2,5 Puntos) b) (1,5 pto) S2S0 S

44 CONTINUACIÓN (Tarde) a) El circuito se puede analizar PROBLEMA siguiendo A SOLUCIÓN esta 2 0 B C Decod O0 tabla: O4 O2 O6 O1 I0 I1 MPX I2 I3 I4 O0 O4 F b) 1 O5 O3 O7 I6 I7 I5 O3 O7 0 D AB C B A S2 S1 F Σ DA CB)CB ( F F

45 PROBLEMA.3 Con contador: un registro de desplazamiento de 4 bits y una puerta NAND se ha construido el siguiente (Tarde) (2,5 Puntos) 5. Teniendo en una cuenta tabla que los el valores registro de está salida inicializado de este a cero, se (Q3,Q2,Q1 pide: y Q0) 1) 6. 7.A Dibujar transcodificador. partir de el diagrama este contador de flujo diseñar e indicar otro SOLUCIÓN el que módulo siga la del secuencia contador. 0,0, 4, 14, 10,1..., utilizando un Q3 Q2 Q1 Q0 Salida NAND puerta

46 CONTINUACIÓN 4) El diagrama de flujo PROBLEMA es el siguiente: 3 (Tarde) El 2)Para módulo que es realice 6, y la cuenta que realiza se pide es: hay 12,14,15,7, que añadir 3, un 9 transcodificador:... La tabla de verdad es la siguiente: Q3 Entradas Q2 Q1 Q0 C3 C2 Salidas C1 C X 0 X 01 X 0 X 0

47 (Tarde)

48 CONTINUACIÓN Y los mapas de Karnaugh PROBLEMA son: 3 (Tarde)

49 PROBLEMA.4 Se (Tarde) (a) (b) las tramas desea Diagrama diseñar 0101 y un de 0110, flujo autómata diferenciando (0.7 puntos) de tipo Mealy cada una que de sea ellas. capaz El de alumno reconocer, realizará: con solapamiento, (2,5 Puntos) (c) (d) puntos) (e) biestables (0.3 puntos) Codificación Implementación Suponiendo Tabla de de tipo transición D. que de Indicar estados empleando el de diseño estados, claramente y salidas, se biestables (0.5 realice (0.5 las puntos) puntos) dimensiones usando de tipo exclusivamente T mínimas (no es necesario de dicha una memoria dibujarlo), ROM en bits. (0.5 y (a) número NOTA: claramente ha Comenzamos reconocido 1 Los (0101) especificado apartados ninguna y por T2 realizar para de se cada las indicar el pueden dos flujograma uno secuencias que de realizar ellos. ha de SOLUCIÓN reconocido dicho todavía, en el autómata. orden T1 para que Emplearemos más indicar convenga que Nada se ha para reconocido pero indicar debe que la quedar 1 S0 / Nada la trama número 2 (0110). trama no se 0 / Nada 0 / Nada 0 S1 0 Fig. / S3 Nada 1. Diagrama 1 / S2 T1 1 / Nada de 1 flujo / S4 Nada del autómata 0 / T2 1 / Nada

50 CONTINUACIÓN (b) La tabla de transición de PROBLEMA estados Estado correspondiente actual 4 a este Estado flujograma siguiente es / la Salida siguiente: (Tarde) (c) S0 S1 S2 S3 S4 S3/Nada S1/Nada S1/T2 0 S2/Nada S4/Nada S0/Nada S2/T1 1 salidas: designacióndecimal codificación (d) estado Observamos T1 y ( 10 Nada, para que T1, los se (así, T2), estados. tienen. por lo un ejemplo, La que total codificación se de S3 necesitarán 5 se estados codificará de (S0, 2 bits éstos S1, como para S2, coincidirá S3, 011 codificar S4), por ).Observamos con las lo que salidas el equivalente necesitarán también ( 00 para que binario 3 Nada, bits se tienen para de 01 su la para Para actual, efectuar entrada, la implementación siguiente con, biestables salidas, y de valor tipo de T, las diseñamos entradas una síncronas tabla de de verdad los biestables con las columnas de tipo T 3 Q2(t) Estado que Q1(t) se Actual produzcan Q0(t) las Entrada transiciones I requeridas. Q2(t1) Estado Q1(t1) Siguiente Q0(t1) Salida z1 z0 Entradas T2 T1 síncronas T X X X

51 CONTINUACIÓN Por lo tanto, comprobamos que, PROBLEMA en primera forma 4 canónica, (Tarde) T04 T z ,3,4,7,8 3,5,6 5,8,987 10,..., 10,..., 10,..., 15 Es necesario efectuar, ahora, Q2Q1 los K-mapas de estas 5 funciones: 01 Q0I 00 X X z X X Q2Q Q0I 00 0 X X z X ϕ Q2Q1 0 X 6 En Q0I 00 definitiva, X X T X X Q2Q T1QT 01 Q0I 00 21(t) zq1t z0 200(t) Q(t) 0 X (t) Q Q 2 I 0 X T1 1 ]I (t) Q I3 02 Q1 I0 716 (t) Q X I0 X (t) Q2Q Q0I I 1 X X 13 T X X [ ( ) ϕ( ) ( ) ϕ( ) ( ) ϕ( ) ( ) ϕ( ) ( ) ( ) 1

52 CONTINUACIÓN (e) necesitamos salidas Finalmente, que se almacenar producen. para en implementar Obsérvese, la PROBLEMA memoria pues, el la autómata tabla que se de 4 necesitará verdad mediante para una biestables las ROM transiciones de de 16x5 tipo de bits. los D biestables y una memoria de tipo (Tarde) D ROM, y las Master CK D Q2 CK Q1 Q0 3 D2 D1 D0 z1 2 I Fig. 2. Implementación del autómata es síncrona con una memoria con el Master ROM CK) (se supone que la entrada de datos, I,