TAC: Controlador de auto-reconfiguración embebido para sistemas SoPC

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1 TAC: Controlador de auto-reconfiguración embebido para sistemas SoPC Mikel Garay, Armando Astarloa, Jesús Lázaro, Aitzol Zuloaga y Jaime Jiménez Departamento de Electrónica y Telecomunicaciones, APERT Universidad del País Vasco Urquijo s/n, Bilbao - España m_garay@terra.es, {jtpascua, jtplaar, jtpzuiza, jtpjivej}@bi.ehu.es Resumen. En este trabajo se presenta el módulo TAC (Tornado Advanced Controller) diseñado para realizar el control integrado de la autoreconfiguración parcial dinámica en FPGAs en sistemas SoPC basados en cores compatibles con el sistema de control de auto-reconfiguración Tornado. El proceso de reconfiguración presentado está basado en el acceso interno al puerto de reconfiguraciones a través de la interfaz proporcionada por el módulo ICAP integrado en el propio silicio del dispositivo reconfigurable. Para la evaluación del controlador, éste ha sido integrado en una plataforma multiprocesador diseñada específicamente para experimentar la auto-reconfiguración. 1. Introducción La tecnología actual ofrece FPGAs que soportan la reconfiguración parcial dinámica (RPD), permitiendo implementar plataformas reconfigurables dinámicamente. También, cabe destacar la importancia que están adquiriendo en la actualidad los diseños compuestos mediante cores diseñados sobre plataformas reconfigurables basadas en FPGAs [6]. Sin embargo, para disponer de sistemas reconfigurables basados en cores que se beneficien de las propiedades de la RPD no es suficiente con que la FPGA lo admita. Además de que la FPGA soporte la reconfiguración parcial dinámica a nivel tecnológico, se requiere un sistema que la controle desde el propio diseño, a nivel de aplicación. De esta forma se pueden realizar los cambios de contexto de forma controlada. Otro aspecto a considerar dentro de la temática relacionada con la RPD es la posibilidad de que sean los propios diseños los que internamente controlen y decidan las reconfiguraciones a aplicar sobre ellos mismos. De este modo el control de la reconfiguración queda integrado en la propia FPGA, y el procedimiento adquiere la denominación de autoreconfiguración. En consecuencia, se dice que los diseños hacen uso de lo que se conoce como autoreconfiguración parcial dinámica (ARPD). Con el objeto de disponer de una solución global que resuelva estos aspectos, A. Astarloa presenta en [7] el sistema Tornado. Este sistema de control aporta las especificaciones necesarias (señales, protocolos, interfaces y módulos.) para poder aplicar la ARPD de manera viable en diseños MCSoPC (Multi-processor Configurable System on Programmable Chip) implementados sobre dispositivos reconfigurables comerciales (FPGA). En la comunicación [6] se presenta una plataforma de vídeo MCSoPC para la evaluación del sistema de control Tornado, a través de la cual se demuestra la viabilidad de la infraestructura propuesta aplicada sobre diseños basados en IP- Cores. Asimismo, se realiza una primera aproximación hacia la evaluación de los límites presentados por las FPGAs en cuanto a su capacidad para ser reconfiguradas dinámica y parcialmente. Una de las limitaciones de la plataforma presentada es la necesidad de realizar accesos externos a la FPGA para la lectura de los ficheros de configuración. En los últimos años los fabricantes de dispositivos han incluido innovaciones destacables en sus productos en lo que respecta al área de las tecnologías reconfigurables. Cabe destacar el sistema de acceso a los puertos de configuración ISBN-10: ISBN-13: Pág. 16

2 desde el interior del propio dispositivo, como el módulo ICAP de Xilinx [5] para Virtex II; o el control integrado de la reconfiguración dinámica del FPSLIC de Atmel [8]. El sistema Tornado se ha formulado de forma general, independiente a la tecnología. Para validar esta generalidad, se ha diseñado una versión del controlador de reconfiguraciones utilizado en la primera plataforma (TBC, Tornado Basic Controller) añadiéndole una interfaz de acceso al puerto ICAP. Este nuevo controlador se ha llamado TAC (Tornado Advanced Controller). Con el fin de verificar la funcionalidad del nuevo controlador diseñado se ha integrado éste en una plataforma de vídeo análoga a la presentada en [6], en la cual se evaluaba la viabilidad de la ARPD accediendo al puerto de configuración externo SelectMap. La nueva versión del controlador está basada en su antecesor, el TBC. El TAC mantiene la misma arquitectura de Core Mixto [2] (definición adoptada para los módulos compuestos por dos secciones, una hardware y otra software, en la cual se integra un microprocesador embebido) e integra completamente la interfaz de reconfiguración, denominada IRM IF (Internal Reconfiguration Media Interface). La posibilidad de implementar la IRM IF en el propio controlador se consigue gracias a la interfaz de reconfiguración interna proporcionada por el módulo ICAP. De este modo se eliminan los accesos externos al puerto de configuraciones SelectMap [4], y por tanto la necesidad de utilizar dispositivos externos para llevar a cabo el proceso de reconfiguración parcial dinámica. El microprocesador embebido está basado en el core KCPSM de Ken Chapman [9], sobre el cual se han realizado las modificaciones necesarias para cumplir las especificaciones del sistema Tornado. Básicamente se le ha añadido una interfaz específica para realizar la gestión de la RPD, así como una ampliación del juego de instrucciones para obtener un control software sobre el proceso de reconfiguración. El nuevo módulo procesador se denomina TnP (Tornado nano-processor). Cada TnP incorpora un módulo adicional que incluye la memoria de programa asociada al nanoprocesador. La memoria de programa correspondiente al TnP integrado en el TAC se denomina SRI 2 (System Reconfiguration Information 2) y es la encargada de la gestión software del proceso de reconfiguración. 2. TAC Figura 1. Tornado Advanced Controller En la figura 1 se representa la estructura interna del controlador TAC, compuesta por un conjunto de sub-módulos e interfaces, que se detallan en los apartados que siguen a continuación Interfaces Wishbone y Tornado Las interfaces Wishbone [2] proporcionan al TAC la conectividad con el bus on-chip. En la versión básica TBC el controlador únicamente disponía de una interfaz Wishbone esclava WB(S) para recibir las palabras de petición de reconfiguración. En esta nueva versión, se incluye una nueva interfaz Wishbone maestra WB(M) que permite al TAC acceder al módulo de memoria para el almacenamiento de bitstreams conectado al bus Wishbone. La interfaz Tornado maestra TIF(M) permite al controlador gestionar el estado de los módulos del sistema que admiten reconfiguración controlada, los cuales a su vez incorporan una interfaz Tornado esclava TIF(S) ICAP El módulo Internal Configuration Access Port (ICAP) es un core hard integrado en las familias ISBN-10: ISBN-13: Pág. 17

3 de dispositivos Virtex II de Xilinx. El ICAP hace de módulo puente entre el diseño SoC y el puerto de configuraciones SelecMap de la FPGA, proporcionando de este modo la posibilidad de acceder a tal puerto de configuraciones de manera interna, desde el propio sistema embebido y sin necesidad de dispositivos externos Address Counter El módulo Address Counter es un contador de direcciones que permite realizar una lectura secuencial de los datos almacenados en las zonas de memoria dedicadas al almacenamiento de los bitstreams parciales. Puesto que el TAC accede a través del bus Wishbone a esta memoria, dependiendo del módulo controlador de memoria incorporado en el diseño SoPC, éstas pueden ser desde bloques de RAM internos de la FPGA, memoria externa SRAM o FLASH, e incluso memorias RAM dinámicas. En plataforma de verificación diseñada para evaluar al controlador TAC, se utiliza un módulo de memoria SRAM en el cual se almacena la información de configuración necesaria para la aplicación de la RPD SRI 2 El software SRI 2, al igual que su versión anterior SRI, dispone de dos funciones diferenciadas. Por un lado se encarga de la gestión de la comunicación con el bus on-chip del sistema, para recibir y almacenar las peticiones de reconfiguración provenientes de los módulos conectados al bus. Las solicitudes de reconfiguración se transmiten codificadas en palabras CRW (Configuration Request Word) donde se especifican el módulo objeto de la reconfiguración y el contexto a descargar sobre él. Estas palabras pueden ser escritas por cualquier core conectado al bus on-chip. La segunda función consiste en gestionar las CRW recibidas en una pila interna, y posteriormente proceder a la aplicación de la reconfiguración parcial dinámica para cada una de las peticiones almacenadas en dicha pila, comunicándose con la interfaz IRM IF IRM IF La interfaz IRM IF es la encargada de realizar el control hardware de la RPD estableciendo una comunicación coordinada entre todos los módulos y sub-módulos implicados en el proceso. En la figura 1 se puede apreciar la interfaz IRM IF como un sub-módulo más en la estructura interna del TAC. En la figura se representa mediante flechas las interacciones realizadas por dicho sub-módulo con el resto de sub-módulos incluidos en el controlador: el ICAP, el Address Counter, el SRI 2 y la interfaz Wishbone esclava. En la figura 2 se muestra simbólicamente toda la interacción envuelta en el proceso de reconfiguración parcial dinámica. Figura 2. Interacción de la IRM IF El proceso de reconfiguración se inicia una vez que el software SRI 2 ha seleccionado una CRW dentro de su pila y se la transmite a la Unidad de Control (Control Unit) de la IRM IF. En el momento en el que la Unidad Control ya conoce la configuración a descargar, comienza el proceso físico de la reconfiguración parcial dinámica. 3. Plataforma de verificación Avanzada En [6] se presentó una Plataforma de verificación Básica MCSoPC para realizar la evaluación del sistema de control de la reconfiguración Tornado, y más concretamente la evaluación de la versión básica del controlador de reconfiguraciones TBC. El diseño consistía en una plataforma multiprocesadora en la cual se ejecutaba una aplicación de vídeo auto-reconfigurable. La Plataforma de verificación Avanzada es un diseño análogo, pero se sustituye el controlador TBC por el controlador TAC y se incorpora un core de memoria SRAM interna. Además, se ISBN-10: ISBN-13: Pág. 18

4 realizan ciertos cambios para poder implementar la nueva interfaz de reconfiguración integrada IRM IF que accede al puerto interno ICAP Diagrama de bloques El diseño realizado se corresponde con una arquitectura modular multi-procesadora compuesta por una serie de IP-Cores, TnP-Cores (Cores Mixtos Compatibles Tornado) y el controlador de reconfiguraciones TAC. Para la interconexión de módulos se ha utilizado una topología de bus compartido siguiendo la especificación Wishbone. En la figura 3 se ve el diagrama de bloques de la plataforma. La plataforma dispone de dos módulos maestros con arquitectura de TnP-Core denominados TnP- Master Video. Estos dos cores son los encargados de realizar la aplicación de vídeo implementada en su correspondiente software VROM. La generación de las señales de vídeo las realiza el IP-Core WB-VGA, que incorpora una interfaz de vídeo VGA estándar. Figura 3. Además, el software VROM también es el encargado de generar y enviar las palabras de solicitud de reconfiguración CRW que son almacenadas por el TAC por medio de su software SRI 2. El tipo de reconfiguración implementado es la Reconfiguración Parcial Dinámica intra-task, a través de la cual se modifica el contenido de la memoria de programa VROM de cada uno de los nanoprocesadores TnP embebidos en los TnP- Master Video, para que a su vez también se modifiquen los mensajes de texto mostrados en el monitor VGA. El IP-Core WB-SRAM es un módulo de almacenamiento interno compuesto a base de agrupaciones de bloques de memoria dedicada BRAM de la FPGA. Se utiliza como módulo de almacenamiento integrado de bitstreams parciales, al cual accede el controlador TAC a través de la interfaz IRM IF para leer la información de configuración a descargar en la interfaz de configuración interna proporcionada por el ICAP. Plataforma de verificación Avanzada Los módulos Arbitrer y Address Decoder realizan tareas auxiliares relacionadas con los accesos al bus compartido Wishbone Operativa El funcionamiento de la plataforma es idéntico al presentado en [6], exceptuando la gestión de la carga de los bitstreams parciales. La aplicación de vídeo la implementan los dos módulos maestros TnP-Master Video, que a través de su software VROM escriben mensajes en el módulo WB-VGA, para que posteriormente éstos sean impresos en un monitor VGA estándar. En un instante de la ejecución del software VROM, éste indica al controlado TAC la existencia de una petición de reconfiguración mediante la entrega de la palabra CRW, que es recibida por el software SRI 2. Una vez que SRI 2 almacena la petición y procede al inicio del proceso de reconfiguración, se cede el control a la interfaz IRM IF. ISBN-10: ISBN-13: Pág. 19

5 Si el software SRI 2 se encarga del control software de la reconfiguración, la interfaz IRM IF es la encargada del control hardware. Mediante la información contenida en la palabra CRW, la Unidad de Control de la IRM IF localiza la ubicación del bitstream parcial que contiene la nueva información de configuración a descargar en el dispositivo. Todos los bitstreams parciales se almacenan en la unidad de memoria interna WB- SRAM, conectada directamente al bus on-chip (figura 3). Así pues, a través de la información proporcionada por la palabra CRW, el TAC averigua el banco de memoria exacto donde comienza cada bitstream parcial Para la recepción de las palabras de configuración CRW el controlador TAC dispone de una interfaz Wishbone esclava, puesto que son los módulos maestros TnP-Master Video los que realizan las solicitudes de reconfiguración hacia él. Sin embargo, para realizar la lectura de la información de configuración almacenada en el módulo WB-SRAM, el TAC hace uso de una segunda interfaz con el bus Wishbone, pero en este caso de carácter maestro. Conocida la ubicación del bitstream parcial seleccionado, se procede al realizar la lectura secuencial de la información de configuración. Las direcciones de lectura las genera la Unidad de Control con ayuda del módulo Address Counter. El proceso de reconfiguración físico, es decir, la escritura de la nueva información de reconfiguración en el puerto de configuraciones SelectMap de la FPGA, se realiza byte a byte y al mismo tiempo que se lee la información de configuración del módulo de almacenamiento interno WB-SRAM. Es decir, cada byte correspondiente al bitstream parcial que se lee de la memoria, se escribe en el módulo ICAP a través de la interfaz incorporada en el controlador TAC. Una vez leídos y escritos todos los bytes que completan el bitstream parcial, el módulo Address Counter marca el fin de la lectura y, en el caso de no haber sucedido ningún error, el proceso de reconfiguración parcial dinámica estaría finalizado. Finalmente, la Unidad de Control devuelve el control del proceso al software SRI 2, que actualiza la pila de peticiones de reconfiguración. Si existiese alguna petición en espera, se repetiría el proceso para una nueva CRW, sino, el TAC quedaría a la espera de nuevas solicitudes de reconfiguración. Figura 4. Simulación del proceso de reconfiguración 4. Resultados 4.1. Simulación del proceso de reconfiguración En la figura 4 se muestra el intervalo temporal en el que se inicia el proceso de reconfiguración controlado por la Unidad de Control integrada en la interfaz IRM IF. Concretamente se muestra el instante en el que la interfaz IRM IF solicita el control del bus on-chip por medio de su interfaz Wishbone maestra WB(M) para iniciar la lectura de los datos del módulo de memoria esclavo WB- SRAM. Cuando se le concede el control del bus se inicia la lectura de los datos utilizando como generador de direcciones al módulo Address Counter. Los datos leídos de la memoria se reciben desde la interfaz WB(M) y posteriormente, byte a byte, se escriben en el módulo ICAP. En la figura 4 se muestra cómo se realiza dicho proceso, especialmente la generación secuencial de las direcciones de lectura y la obtención de los datos de la información de ISBN-10: ISBN-13: Pág. 20

6 reconfiguración almacenados en el módulo WB- SRAM que se encuentra conectado al bus on-chip. Además de las señales correspondientes a las interfaces WB(M) e IRM IF, también se han incluido las señales de control propias de la interfaz Tornado maestra TIF(M) que gestionan el estado del core que va a ser reconfigurado Implementación del TAC en una FPGA Para la implementación del controlador TAC se ha escogido la familia Virtex 2 Pro de Xilinx. Esta familia de dispositivos integra el módulo ICAP, lo cual hace posible la implementación de esta nueva versión del controlador. El diseño completo del TAC ha sido realizado en VHDL, incluyendo la sección software del core, implementada a través del nanoprocesador TnP. La interfaz con el módulo hardware integrado ICAP se realiza mediante una instanciación de una interfaz con dicho módulo en el propio diseño MCSoPC. En la tabla 1 se muestra el coste de recursos de la implementación del TAC en una FPGA Virtex 2 Pro de Xilinx (dispositivo XC2VP30). Recurso TAC Virtex Slices 143 (1%) 4 input LUTs 221 (<1%) BRAMs 1 (<1%) Puertas equivalentes Frecuencia máxima MHz Tabla 1. Resultados de la implementación del controlador de reconfiguraciones TAC (sintetizador XST). 5. Conclusiones En [6] se demostró a través de la Plataforma de verificación Básica diseñada que la reconfiguración parcial dinámica resulta viable si ésta se aplica bajo estrictos mecanismos de control. Así se presentó el sistema Tornado y su versión básica del controlador de reconfiguraciones TBC. En el presente trabajo se ha centrado el estudio en la mejora del sistema de control propuesto y en validar la generalidad del mismo, partiendo de la optimización del controlador de reconfiguraciones. Utilizando los avances tecnológicos incorporados en los dispositivos reconfigurables ha sido posible integrar el acceso al puerto de configuraciones de la FPGA incorporando el módulo ICAP en el diseño. De este modo, instanciando una nueva interfaz en el diseño ha sido posible eliminar la necesidad de dispositivos externos para aplicar la reconfiguración parcial dinámica sobre el sistema posibilitándose el diseño de sistemas SoPC autoreconfigurables para diversas ampliaciones. Referencias [1] G. Martin y H. Chang (Eds.). Winning the SoC Revolution: Experiences in Real Design. Kluwer Academic Publishers, Massachusets. [2] Silicore Corporation. Wishbone System-on- Chip (SoC) Interconnection Architecture for Portable IP Cores Revision: B.3. opencores.org (Septiembre 2002). [3] A. Astarloa, U. Bidarte, J. Lázaro, A. Zuloaga y J. Arias. Multiprocessor. SoPC- Core for FAT volume computation. Microprocessors and Microsystems, 29(10): , [4] Xilinx Corp. Virtex FPGA Series Configuration and Readback. Xilinx Application Notes, [5] Xilinx Corp. ISE 6.1 Xilinx Libraries Guide [6] M. Garay, Astarloa, U. Bidarte, A. Zuloaga y J.L. Martín: Plataforma CSoPC para la Evaluación del Sistema de Reconfiguración Parcial Dinámica Tornado. En Proceedignsof the Jornadas de Computación Reconfigurable y Aplicaciones, páginas Universidad Autónoma de Cataluña, [7] A. Astarloa. Reconfiguración dinámica de sistemas modulares multi-procesador en dispositivos SoPC. Tesis de Doctorado, Universidad del País Vasco, [8] ATMEL. FPSLIC Home Page. atmel.com/products/fpslic/, [9] K. Chapman. KCPSM Constant(k) Coded Programmable State Machine. Xilinx Application Notes, (2000). ISBN-10: ISBN-13: Pág. 21