Complementador. Corrector. 1) ai ci Si Ci a 2. a i. a 1. a n C 1 =1. c i C 2. C n C 3. c i+1. C n+1 S 2 S 1.

Transcripción

1 1) ai ci Si Ci an an-1..ai a2 a1 a n a i a 2 a 1 C n c i C 2 C 1 =1 C n+1 c i+1 C 3 C 2 S n S i S 2 S 1 2) Sólo se dispone de resgistros de 4 bits, por ello: FORMULA A UTILIZAR PARA CALCULO DEL REGISTRO: [ 2 n-1, 2 n-1-1]; donde n= número de bits TAMAÑO REGISTRO El rango de valores con los uqe se puede trabajar internamente es [-8, 7 ], por lo tanto los valores máximo y mínimo de A y B deberán estar comprendidos en ese rango.como A y B deben ser positivos, el valor máximo deberá ser 7, es decir el bit de mayor peso de la entrada será 0. A3 A2 A1 A0 B3 B2 B1 B0 Complementador I4 I3 I2 I1 Cout 7483 Cin R4 R3 R2 R1 R0 Corrector Signo Rc3 Rc2 Rc1 Rc0

2 Complementador Complementar a 2 es invertir y sumar 1. La suma de 1 la introducimos por la entrada de acarreo del Los bits de B se invierten: B3 B2 B1 B0 I4 I3 I2 I Corrector Si Cout= R4= 1 entonces el resultado es negativo y hay que complementar para obtener la magnitud. Los valores máximos y mínimos del resultado será: Rmax= 7-0= 7 Rmin= 0-7 = -7 Los valores negativos tendrán el R3= 1 En ese caso hay que invertir el resultado y activar la salida signo. Si R3= 0 se deja pasar la R tal cual. R3 Ri Rci Signo R3 R2 R1 R0 Corrector Rc3 Rc2 Rc1 Rc0 R3 R2 R1 R0 Signo RC3 RC2 RC1 RC0

3 3) En este caso A y B pueden se ser positivos o negativos: El rango de valores a introducir es [-8, 7 ]. Como puede realizarse la operación A+B o A-B los valores a obtener en el resultado serán : -8-(+8) = = 16 Con un registro de 5 bits podemos obtener el resultado., excepto para el valor 16. Entonces utilizando la salida Cout del sumador podemos corregir el resultado. A3A2 A1 A0 B3 B2 B1 B0 Valor máximo a introducir : 8 Signo A + o - + o - I4 I3 I2 I1 Signo B Complementador Operación Cout 7483 M4 M3 M2 M1 Cin R4 R3 R2 R1 R0 Corrector Signo Rc3 Rc2 Rc1 Rc0 Signo A = 1, entonces A será negativo y habrá que invertir y sumar 1. Signo B = 1, entonces B será negativo y habrá que invertir y sumar 1. Operación = 1 = será A-B, entonces habrá que invertir y sumar 1 a B.

4 + 0 - Signo Bi Ini Signo B3 B2 B1 B0 In3 In2 In1 In I3 I2 I1 I0 Complementador Si operación = 1 entonces hay que invertir, sino nada. Por lo tanto es igual que el anterior Operción BI I2 I1 I0 Cout M M2 M1 M0 R5 R4 R3 R2 R1 R0

5 Corrector Si Cout= R4= 1 entonces el resultado es negativo y hay que complementar para obtener la magnitud. Excepto si el resultado fuese 16, es decir R4 R3 R2 R1 R0 Es 16? 16 Complementar? Comp Complementador Signo Rc4Rc3 Rc2 Rc1 RC0 Si 16 = 1 no es 16 por lo tanto es un número negativo y hay que complementar. Si 16= 0 es el 16 y no hay que complementar. Tampoco habrá que hacerlo si R4=0 Si comp = 1 hay que complementar y signo 1, sino no. Es 16? Complementar? 16 R5 Comp Complementador Igual que el ejercicio anterior

6 4) a n a n-1 a n-2..a i a 3 a 2 a c I+1 a n a n-1 a n-2..a i a 3 a 2 a a n a n-1 a n-2... a i-2. a 2 a 1 R n+3 R n+2 R n+1 R n R n-1 R n-2 R i R 4 R 3 R 2 R 1 R n+3 R n+2 R n+1 R n R n-1 R n-2 R i R 4 R 3 a 2 a 1 C I c i a i a i-2 R i c i+1

7 5) a) Número máximo: 3 X 3 = 9 4 bits A B C D F1 F2 F3 F A B C D F 1 F 2 F 3 F Otra forma: a 1 a 0 b 1 b 0 R 3 R 2 R 1 R 0 C 2 a 1 a 0 b 1 b 0 a 1 b 0 b 0 a 0 a 1 b 1 a 0 b 1 R 3 R 2 R 1 R 0 c 1 AND Sumador Completo b)

8

9 Habrá que obtener el módulo de 2bitsX6 bits

10 1) Ver cuántas salidas habría 2) Ir viendo de dónde se obtienen Produce C2 Produce C3 Produce C4 Produce C5 Nunca se va a producir acarreo

11

12 Un multiplicador de 4X4 comercial:

13

14 6) BCD_1 BCD_2 S_BCD BCD_I MAXIMO= 9 Salida máximo = = Disponemos de sumadores binarios naturales (SBN) (7483) que al hacer darán 18 en binario = pero lo que necesitamos es convertir ese número binario en BCD, es decir, BCD_1 BCD_2 C out 7483 B 3 B 2 B 1 B 0 CORRECTOR BN A BCD C S 3 S 2 S 1 S 0 Sólo hay que diseñar el corrector. Para ello estudiamos la función que debe cumplir, es decir, analizamos las salidas obtenidas en SBN y las correspondientes deseadas: BN C out B 3 B 2 B 1 B 0 C S 3 S 2 S 1 S 0 BN X X X X X X X X X X X 31 X X X X X X X X X X X A partir del 18 nunca aparecerán. Se observa que del 0-10 el corrector no debe hacer nada. Sin embargo, del 10 al 18 debe sumar 6. Por lo tanto habrá q ue diseñar un circuito que detecte cuándo la salida del 7483 es menor que 10. En ese caso suma cero y en caso que sea mayor que 10 suma seis.

15 C out B 3 B 2 B 1 B 0 10? f>10 +6 O +0 C S 3 S 2 S 1 S 0 1) Diseño del bloque >10? B 3 B 2 B 1 B 0 B 1 B 0 c B 3 B 2 c X X 1 X X 1 X X X C out X X X 15 X X X C out B 3 B 2 B 3 B 1

16 2) Diseño de +6 o +0. Si f>10= 1 entonces +6 === Si f>10= 0 entonces +0 === f>10 f>10 0 f >10 B 3 B 2 B 1 B

17 7) A 3 A 2 A 1 A 0 C 3 C 2 C 1 C X X X X X X X X X X X X X X X X X X X X X X X X C C A 0 0 A 1 1 C A A C A A A

18 8) BCD+3_1 BCD+3_2 S_BCD BCD+3_MAXIMO= 9 en BCD+3= 12 = 1100 Salida máximo = = = Salida mínima = = = Disponemos de sumadores binarios naturales (SBN) (7483) que al hacer darán 24 en binario = pero lo que necesitamos es convertir ese número binario en BCD+3, es decir, 18 en BCD+3= BCD_1 BCD_2 C out 7483 B 3 B 2 B 1 B 0 CORRECTOR BN A BCD+3 C 3 C 2 C 1 C 0 S 3 S 2 S 1 S 0 Sólo hay que diseñar el corrector. Para ello estudiamos la función que debe cumplir, es decir, analizamos las salidas obtenidas en SBN y las correspondientes deseadas:

19 BN C out B 3 B 2 B 1 B 0 C 3 C 2 C 1 C 0 S 3 S 2 S 1 S 0 +3 BN El dígito de mayor peso en BCD+3 no se ha escrito en BCD+3 sino en BCD para hacer la diferencia más sencilla. Habrá que corregir después esta trampa. Se observa que del 6-15 el corrector debe restar tres. Sin embargo, del 16 al 24 debe sumar tres. Si se hubiera reflejado en la tabla los valores de 0 y 1 en BCD+3 la operación sería del 6-15 el corrector debe sumar 45. Sin embargo, del 16 al 24 debe sumar 51. Optamos por la opción de la trampa. Por lo tanto habrá que diseñar un circuito que detecte cuándo la salida del 7483 es menor que 16. Se observa que esa función la realiza el C out por lo tanto no hay necesidad de diseño de circuito. En ese caso suma cero y en caso que sea mayor que 10 suma seis. C out B 3 B 2 B 1 B 0 15? f>15 +3 O -3 S 3 S 2 S 1 S 0 1) Diseño de +3 o -3. Si f>15= 0 entonces -3 === Si f>15= 1 entonces +3 ===

20 f >15 Vcc B 3 B 2 B 1 B S 3 S 2 S 1 S 0 2) Corrección del dígito de mayor peso en BCD+3 Si C out = 0 = C 3 C 2 C 1 C 0 = Si C out = 1 = C 3 C 2 C 1 C 0 =

21 9)

22 10) EN A1 A0 Dec 2-4 Entradas Salidas E A 1 A y y y y A A E 1 A A E 1 A A E 1 A A E

23 A3 A2 A1 A0 Dec Entradas Salidas A 3 A 2 A 1 A En función de A 3 A 2 se activa uno u otro bloque.

24 A0 A1 A2 A3 0 1 Dec Vcc 0 1 Dec Dec Dec Dec

25 11) Se desea diseñar

26 12) S 0 = A S 1 = B S 2 = C Y D S S S D S S S D S S S D S S S D S S S D S S S D S S S D S S S m 0 m 2 m 3 f ( X X X ) 1. X X S 0. X X X 1. X X X 1. X X X X X X 1. X X X 0. X X X 0. X X X m 5 X 0 = A X 1 = B X 2 = C D 0 = 1 D 1 = 0 D 2 = 1 D 3 = 1 D 4 = 0 D 5 = 1 D 6 = 0 D 7 = O

27 13) b c 0 Vcc a a F F( a, b, c) abc abc abc abc m m m m abc 1. abc 0. abc 0. abc 0. abc 1. abc 1. abc 1. abc c = S 0 b = S 1 F( a, b, c) 0. as S 1. as S 0. as S 0. as S as S 1. as S 1. as S 1. as S Y D S S D S S D S S D S S D 0 = 0 D 1 = 1 D 2 = a D 3 = a

28 14) S 0 = A S 1 = B S 2 = C Y D S S S D S S S D S S S D S S S D S S S D S S S D S S S D S S S f ( X X X X ) 1. X X X S 1. X X X X 1. X X X X 1. X X X X X X X X 0. X X X X 0. X X X X 0. X X X X X X X X 1. X X X X 0. X X X X 0. X X X X X X X X 1. X X X X 1. X X X X 1. X X X X D 0 = X 3 D 1 = 1 D 2 = D 3 = D 4 = X 3 D 5 = X 3 D 6 = X 3 D 7 = X 3

29 15) ALU A+B + 0 A+B+1 A-1 = A A + 0 = A A + 1 = A A B = A + BC1 + 0 A B = A + BC1 + 1 Las operaciones a realizar son Son todo parejas de mismas operaciones únicamente se diferencian en el acarreo. Hay 7 operaciones aritméticas y 4 lógicas necesitamos 4 bits para diferenciarlas. S 3 S 2 S 1 S 0, se toma S 2 para diferenciar operaciones aritméticas o lógicas. Se toma S 3 para definir el acarreo. S 3 S 2 S 1 S 0 Operacion a realizar A+B A A A + BC AND OR NOT A A XOR B A+B A A A + BC X X X X 1) Diseño de la unidad aritmética Las operaciones aritméticas siempre son sumas de números de 4 bits. Se utiliza un sumador Uno de los sumandos siempre es A, es otro es variable: B 3 B 2 B 1 B 0 S 0 Y-GEN S 1 A 3 A 2 A 1 A 0 Y 3 Y 2 Y 1 Y 0 C OUT 7483 S 3 i S 3 S 2 S 1 S 0

30 Diseño de Y-GEN_i, es decir para cada bit de entrada su circuito Y-GEN S 1 S 0 B I Y ) Diseño de la unidad lógica S 1 S 0 A i B i FLi

31 3) Circuito completo A 3 A 2 A 1 A 0 B 3 B 2 B 1 B 0 A 3 B 3 A 2 B 2 A 1 B 1 A 0 B 0 S 0 S 1 FL 3 FL 2 FL 1 FL 0 Y 3 Y 2 Y 1 Y S 3 S 3 S 2 S 1 S S 2 C OUT F 3 F 2 F 1 F 0

32 16) ALU A+B + 0 A+B+1 Las operaciones a realizar son A B = A + BC1 + 0 A B = A + BC1 + 1 A + 1 = A A-1 = A A + 0 = A A + 0 = A BC BC1 + 1 A + A S 3 S 2 S 1 S 0 S 4 =0 S 4 = A+B + 0 A+B A + BC1 + 0 A + BC A A A A BC BC A + A AND OR NOT A NOT B A XOR B NAND NOR = Son casi todo parejas de mismas operaciones únicamente se diferencian en el acarreo. Por ello, en realidad hay 7 operaciones aritméticas. Por lo tanto, se necesitan 3 bits de selección de operación. Como lógicas hay 7 son necesarios, también, 3 bits. Otro bit necesario para la selección de aritmético-lógica (S 3 ) y otro para marcar la necesidad de acarreo inicial (S 4 ) S 4 S 3 S 2 S 1 S 0,.

33 1) Diseño de la unidad aritmética Las operaciones aritméticas siempre son sumas de números de 4 bits. Se utiliza un sumador En Este ejercicio los dos sumandos pueden variar A 3 A 2 A 1 A 0 B 3 B 2 B 1 B S 0 X-GEN Y-GEN S 1 S 2 X 3 X 2 X 1 X 0 Y 3 Y 2 Y 1 Y 0 C OUT 7483 S 4 S 3 S 2 S 1 S 0 Diseño de Y-GEN_i, es decir para cada bit de entrada su circuito Y-GEN Diseño de X-GEN_i, es decir para cada bit de entrada su circuito X-GEN A i B i S 2 S 1 S 0 X i Y i X X X X A i B i S 2 S 1 S 0 X i Y i X X X X

34 2) Diseño de la unidad lógica Se diseña a partir de la tabla de verdad cuya cabecera es: S 2 S 1 S 0 A i B i FL i 3) Circuito completo A 3 A 2 A 1 A 0 B 3 B 2 B 1 B 0 A 3 B 3 A 2 B 2 A 1 B 1 A 0 B 0 S 0 S 1 FL 3 FL 2 FL 1 FL 0 X 3 X 2 X 1 X 0 Y 3 Y 2 Y 1 Y 0 S S 4 S 3 S 2 S 1 S S 3 C OUT F 3 F 2 F 1 F 0

35 17)

36

37 18)

38 19) a) Diagrama de Bloques Dinero introducido Go Chi Re Pi Código del producto. 1. bloque Cod Valor del producto C2. 2. bloque B A Suma 3. bloque R Correcor 4. bloque Rc BIN-BCD 5. bloque Sd BCD-7seg Dec 6. bloque 7 Su BCD-7seg Dec 7. bloque 7 Recibir producto No hay sufiente dinero Tamaño del registro: Cantidad máxima a introducir /precio 15 n = 4 + Se deben restar cantidades + signo + n = 1 n = 5

39 Entradas : Cantidad introducida [0, 15] Go, Chi, Re, Pi 0 Activa; 1 Inactiva Salidas : Cod : Código binario asociado a cada producto [0,3] A: Cantidad en C2 asociada al coste de cada producto [-12, 0] R : Resultado de la resta [-12, 15] Rc : Resultado de la resta en positivo [0, 15] b) Diseño óptimo de cada bloque Bloque 1: : codificador con prioridad. Vcc Go Chi Re Pi EI Cod1 Cod0 Bloque 2: Tabla de Verdad Cod1 Cod0 A4 A3 A2 A1 A Bloque 3: Suma dos número de 4 bits: Cod1 Cod0 Circuito Combinacional A4 A3 A2 A1 A0 B4 A4 B3 B2 B1 B0 A3 A2 A1 A R4 Bloque 4: Circuito combinacional R3 R2 R1 R0 R4 R3 R2 R1 R0 R4 Ri Ii CC I4 I3 I2 I1 Rc3 Rc2 Rc1 Rc0

40 Bloque 5. Convertidor de BIN-BCD. Rc: [0, 15] BIN-BCD 5 Sd: [0, 1] Su: [0, 9] Bloque 6. Consultar en los apuntes y ejercicios anteriores.

41 20) Teclado 1 Teclado 2 Aforo max. en binario F: [0-25] S1 S2 R Ver aforo max o sitios libres Codificador A Mayor que 4 y par? A: [0-9] Si = 1 Abre P1 A / 2 Codificador Si correcto,: [4-8] C: [2-4] B: [0-9] C-2 C+2 D: [0-2] E: [4-6] +1 o -1 G: [0-31] C2 Sitios libres:f+gc2= F-G Añadimos bit de signo B [D-E]? Es cero el resultado? H: [0-25] Si = 1 No = 1 Selecciona aforo o sitios Abre P2 J: [0-25] Convertidor bin/bcd R= ZU Z: [0-2] U: [0-9] Abre P3 Deco. Deco. P1 P2 P3 Displays

42 Codificador: A Mayor que 4 y par? P1 = m4+m6+m8 D C B A =a3 a2 a1 a0 ; b3 b2 b1 b0 A/2 a3 a2 a1 a0 c2 c1 c0 C+2 c2 c1 c E C - 2 c2 c1 c D Beti positiboa B [D-E]? D B. E B A B A =B 7485 B=A B>A OR A B A =B 7485 B=A A>B OR AND Las entradas en cascada, A = B a Vcc y las otras a tierra Abre P2, será una puerta AND

43 + 1 o -1 usamos el contador que se propone en el ejercicio. C2 de G, invertimos todos los bits que componen G y añadimos el bit de signo, que será el sexto y lo ponemos a Vcc. F+Gc f4 1 1g5c2 g4c2 f3 f2 f1 f0 g3c2 g2c2 g1c2 g0c H Beti positiboa h4 h3 h2 h1 h0 Es cero el resultado? Puerta OR. Abre P3 Puerta AND Selecciona Aforo o sitios f h4 f3 f2 f1 f0 h3 h2 h1 h0 Aforo = 0 A B A B j4 j3 j2 j1 j0 Convertidor de Binario a BCD Cuando J [0-9], la salida del convertidor es igual a la entrada. R = J + 0 Cuando J [10-19], la salida del convertidor es la entrada más seis: R = J + 6 Cuando J [20-25], la salida del convertidor es la entrada más doce. R = J + 12

44 Se diseña una función de dos variables que diferencie los tres bloques. m1mo Tramo 0 0 J [0-9] 0 1 J [10-19] 1 0 J [20-25] m1 = f (j4 j3 j2 j1 j0) = (20, 21, 22, 23, 24, 25) + K(26-31) m0 = f (j4 j3 j2 j1 j0) = (10, 11, 12, 13, 14, 15, 16, 17, 18, 19) + K(26-31) j4 j3 j2 j1 j0 m1 +0, +6, +12 m0 j3 j2 j1 j z1 z0 r3 r2 r1 r0 = u3 u2 u1 u0 Decodificadores: Utilizamos el Para la supresión del cero del dígito de mayor peso conectamos su RBI a cero.

45 21) a) Diagrama de bloques F E D C B A T N/P X = 1, Si 1. Bloque Votos a favor T = 1 Cambia el resultadoa N/P = 0 número S [0, 6] 2. Bloque S-3 > 0? S 3 = 0? 3. Bloque F = 1 Si F L L = 1 empate 1 (SI) 0 (NO) MSB MUX 4-1 (4. Bloque) 0 V = 1 Si V Bloque Cambiar o no el resultado R R = 1 SI S 6. Bloque 6. Decodficador que genera SI o NO (dependiendo de R) Dec BCD/7 seg 7. Bloque H= h 7 h 6... h 1 H = S o N 7 L= l 7 l 6... l 1 L = I o O 7 N= n 7 n 6... n 1 7 Dependiendo de N/P y T elige I/O o El número (8. Bloque) M Selector 9. Bloque Pasar letro o nada 10. Bloque 7 D1 7 D2

46 1. Bloque F E D C B A b a Cn b a Cn Cn+1 E Cn+1 E B4 B3 B2 B1 A4 A3 A2 A C0 E4 E3 E2 E1 S (E4 0 será siempre) 2. Bloque S Vcc B4 B3 B2 B1 A4 A3 A2 A C0 E4 E3 E2 E1 3. Bloque F S 3 NOR atea L 4. Bloque A 1 (SI) 0 (NO) F L A B C3 C2 C Y C0 G V

47 5. Bloque V T X-OR puerta R 6. Bloque R Letra a b c d e f g 1 S N I O R S o N 1 I o O H7g h6f h5e h4d h3c h2b h1a L7g L6f L5e L4d L3c L2b L1a 7 Bloque S3 S2 S1 S0 D C B A 1 RBI LT 7447 g f e d c b a N

48 8. Bloque M=1 letra B = letra A = numero L7g L6f L5e Ng Nf Ne L4d L3c L2b L1a Nd Nc Nb Na B4 B3 B2 B1 A4 A3 A2 A1 B4 B3 B2 B1 A4 A3 A2 A1 G Y4 Y3 Y2 Y1 S M G Y4 Y3 Y2 Y1 S M D1 9. Bloque T N/P puertas OR 10. Bloque h7g h6f M h5e h4d h3c h2b h1a M puertas di=m+hi 7 D2

49 22) Teclado Teclado Codificador con prioridad Decimal/binar io Codificador con prioridad Decimal/binar io 4 4 Circuito sumador y multiplicador 5 (max 18) 7 (max 81) MUX (seleccionar el resultado de la suma o de la multiplicación) 7 Conversor de binario a BCDnat 4 MSB 4 LSB Decodificador BCD/7 segmentos Decodificador BCD/7 segmentos 7 MSB 7 LSB Display de 7 segmentos Display de 7 segmentos

50 23) a) 11 operaciones 4 variables s 3 s 2 s 1 s 0 A, B = BACD Nat [0, 9] nº max = =18 = Registro de 6 Nº min = -9 S2 = aritméticas s 2 s 1 s 0 s A + 1 A + 0 F A =A = 00a 3 a 2 a 1 a F A =A = 00a 3 a 2 a 1 a A + B F A =A + B + 0 = 00a 3 a 2 a 1 a b 3 b 2 b 1 b A * 2 F A =A + A = 00a 3 a 2 a 1 a a 3 a 2 a 1 a A - B F A =A + Bc1= 00a 3 a 2 a 1 a b 3b 2b 1b A + B A + B f li =a i +b i f li =a i +b i A B A B f li =a i b i f li =a i b i B f li =b i A. B f li =a i.b i 0 Unidad Aritmética B A S1 S0 1, 0 S1 S0 B 4 B, B, A, 0 A a 3 a 2 a 1 a 0 S0 S1 g 1 g 0 m i S3 S [-9, 18] Corrector del resultado para leer en C1 H Nº en C1 o corregido Obtención del módulo 1 Hace C1 o pasa F A [-9, 18] f A4 f A3 f A2 f A1 f A0 Signo

51 Corrector del resultado para leer en C1 Si hay Overflow(7º bit), hay que sumar 1 al resultado. s 6 s 5 s 4 s 3 s 2 s 1 s h 5 h 4 h 3 h 2 h 1 h 0 Obtención del módulo 1 Hace C1 o pasa Si h 5 = 1 C1 Si h 5 = 0 pasa h 5 h i F Ai h 5 h i F Ai Módulo que genera 0 o 1 dependiendo de s 1 s 0 S 1 S 0 g 1 g s 1 s 0 g 1 g 0

52 Módulo que genera b,b,a o 0 dependiendo de s 1 s 0 S 1 S 0 a i b i m i b 3 a 3 m 3 b 2 a 2 m 2 m i = s 1 s 0 b i + s 1 s 0 a i + s 1 s 0 b i b 1 a 1 b 0 a 0 s 1 s 0 m 1 m 0 Unidad lógica b 3 a 3 b 2 a 2 b 1 a 1 b 0 a 0 s 0 s 1 s 2 3 fl 3 fl 2 fl 1 fl 0

53 Bloque i a i b i S 3 S 3 S 1 S 0 operación A+B A B B A.B A+B A B X X C 3 C 2 C 1 C A G B b i o b i y i s 0 s 1 f li Bloque que genera b i o b i S 3 b i y i y i = S 3 b i

54 ALU completa b 3 b 2 b 1 b 0 a 3 a 2 a 1 a 0 B A B A U.L. 3 U.A. s 0 s 1 s 3 fl 3 fl 2 fl 1 fl 0 fa 4 fa 3 fa 2 fa 1 fa 0 B 42 B 32 B 22 B 12 B 41 B 31 B 21 B 11 A 42 A 32 A 22 A 12 A 41 A 31 A 21 A 11 s 2 strobe 2 MUX 157 y 02 y 31 y 21 y 11 y 01 select f 4 f 3 f 2 f 1 f 0 signo Aritmético lógico

55 b) S 2 f 4 f 3 f 2 f 1 f 0 Convertidor de BIN/BCD RBI Vcc LT 7448 D = [0,18] RBI 7448 Vcc LT 7 7 g f e d c b a g f e d c b a A 42 A 32 A 22 A 12 A 41 A 31 A 21 A 11 B 42 B 32 B 22 B 12 B 41 B 31 B 21 B 11 strobe 2 MUX 157 y 22 y 12 y 02 y 31 y 21 y 11 y 01 select S 2 g f e d c b a 7

56 24) A) BLOQUES Ai. DISEÑAMOS UNO. v5 v4 v3 v2 v1. Vi( asambleistas) = 1 voto a favor Ri = resultado en binario. Ai R0 R1 R2 Utilizando sumadores completos, donde: Cin A B Cout S Número votantes A B Cin SC S Cout La salida del SC nos da el numero de votos positivos en binario natural. Por lo tanto: v1 v2 v3 v4 v5 SC SC Cout S Cout S 7483 R2 R1 R0 Como el número máximo a obtener es 5, la salida de mayor peso del sumador y la salida de carry no se utilizarán. Notas El uso exclusivo de 7483 para este diseño no es el más apropiado. El realizarlo todo mediante puertas se da por bueno siempre y cuando las funciones de salida se hayan simplificado correctamente y lo máximo posible y se hayan definido las variables tanto de entrada como de salida. B) Sumador BCD diseñado en ejercicios anteriores y en teoría. C) El tipo de display a utilizar es de ánodo común porque las salidas del decodificador son activas a nivel bajo. El decodificador correspondiente al dígito de mayor peso deberá tener las entradas D y C conectadas a tierra, LT a H y RBI a L. El de menor peso LT y RBI a H.

57 25) Si se utilizan códigos Hammnig para 4 bits de datos se necesitan 3 bits de paridad. Si se quieren detectar dobles errores hay que añadir un bit de paridad más. Por lo tanto los bits que llegan al receptor son: Bits de datos : D0 D1 D2 D3 en las posiciones 3,5,6,7 D3,D5,D2,D7 Bits de paridad: P0,P1, P2, P3 en las posiciones 1,2,4,8. P1,P2,P4,P8 Posición Palabra P 1 P 2 D 3 P 4 D 5 D 6 D 7 P 8 Los bits de paridad hacen referencia a los siguientes conjuntos: P1 = D3,D5,D7 P2 = D3,D6,D7 P4 = D5,D6,D7 P8 = P1,P2,D3,P4,D5,D6,D7 A) (0,5 puntos + 0,25 puntos de explicaciones) A1)Diagrama de bloques del detector y corrector de errores P1 8 (1) C8 (5) P2 D3 D7,D5,D3,P1 (2) C1 Doble error. DR P4 D5 D7,D6,D3,P2 (3) C2 D6 D7 D7,D6,D5,P4 (4) C4 P8 D i i= 3,5,6,7 4 C Di i= 3,5,6,7 Corrector (7) Línea errónea (6) 4 Dc= D 7c D 6c D 5c D 3c Dc= D 3c D 2c D 1c D 0c C1,C2,C4

58 A2) Diagrama de bloques de la parte aritmética. Si DR = 1 Salida = Dc (bits corregidos) Si DR = 0 Salida Dc Si Dc [7,15] Salida = Dc - 4 Si Dc [7,15] Salida = Dc + 5 El resultado siempre será positivo. El número mínimo es el 3 y el máximo el 11. DR Dc Dc 3 = D 0c Dc 5 = D 1c Dc 2 = D 2c Dc 7 = D 3c Dc [7,15] (8) f -4 o +5 (9) N 7483 S Pasa el oper ació n o Dc (10) R B B1) El desarrollo del detector y corrector de errores. Los bloques (1), (2), (3), (4) son sumas exclusivas negadas, ya que es paridad impar y, por lo tanto, si el número de unos es impar la salida debe ser cero. Su desarrollo para paridad par puede consultarse en los apuntes. Para la impar sólo debe complementarse la salida. Los desarrollos de los bloques (6), (7) pueden consultarse en los apuntes de clase. B2) Desarrollo de la parte aritmética Bloque (8) Si Dc [7,15] f = 1 f 7,8,9,10,11,12,13,14,15 D3 c D2 cd1 cd0 c Bloque (9) Si f = (-4 = 4 en C2) Si f = (+5) N = N 3 N 2 N 1 N 0 = f 1 0 f Bloque (10) Utilizando el cuádruple multiplexor. D 3c D 2c D 1c D 0c S3 S2 S1 S0 DR 1 0 MUX R3 R2 R1 R0 C) Como R [3,11] Hay que convertir a BCD 2 displays. Consultar en los apuntes el convertidor BIN/BCD y la supresión del cero.

59 26) a) Si los sensores detectan entre 20 y 30 [-2 n, 2 n -1] n = 6 1 bit de signo y 5 de magnitud. Salida Sensor Carne 6 Salida Sensor Vino 6 Bloque 1 Alarma Carne Ac Bloque 3 Si alarma cero Bloque 2 Alarma Vino Av Bloque 4 Si alarma cero C 6 V 6 Bloque 5 Secciona Ver Carne o Vino S R 6 Bloque 6 C2 o Pasa Signo 5 M : Magnitud Bloque 7 BIN/BCD Ac Av D 4 4 U Bloque 9 BCD/7segmentos 7 7 RBI 1 RBI 2 Bloque 8 Controlador de ceros en los Display Bloque 10 Displays

60 Bloque 1-2: Entradas : 6 bits [-20, 30] ; Salida : 1 bit : Ac = 1 alarma por fuera de rango. Bloque 3: Entradas : 6 bits de temperatura + 1 bit de alarma. Salida: 6 bits entre [-3, 4]: Si está fuera de rango genera ceros si está dentro pasa la temperatura. Bloque 4: Entradas : 6 bits de temperatura + 1 bit de alarma. Salida: 6 bits entre [14, 17]: Si está fuera de rango genera ceros si está dentro pasa la temperatura. Bloque 5: Entradas: 6 bits, temperaturas de la carne y el vino (si está fuera de rango será cero) + bit de selección : 1 carne 0 vino. Salidas : 6 bits entre [-3, 17], selecciona la temperatura a visualizar en el display Bloque 6: Entradas : 6 bits de temperatura seleccionada. Salidas: 1 bit para el signo y 5 bits para la magnitud entre [0, 17]. Bloque 7: Entradas: 5 bits entre [0, 17]. Salidas: 8 bits: 4 par alas unidades (0-9) y 4 para las decenas (0-1). Bloque 8: Entradas: S, Ac, Av. Salidas: RBI 1, RBI 2. Controla la generación de ceros en el display: 00 (por fuera de rango), 0 (que la temperatura sea cero), 10 (que la temperatura sea 10).

61 27) a) A 3 B Compara A y B 3 A B A>B? A B Selecciona el menor de A, B l C C Selecciona el Mayor de A, B L Compara l y C Compara L y C l <C? 3 l C 3 Selecciona el menor de l, C L>C? 3 L C 3 Selecciona el Mayor de L, C C 3 m 3 M 3 C [2,5] f Genera m m 4 Suma M + ( m ) R 0 siempre R max = 14 R min = 0 R 4

62 b) Obtención de M y m Los circuitos comparadores serán los 7485 con las entradas de cascada conectadas correctamente. Los bits de mayor peso a 0. Los circuitos seleccionadores serán los 74157: cuádruple mux de 2-1. Los bits de mayor peso a 0. Obtención de R Circuito generador de f. F será 1 para los valores 2,3,4,5 Circuito M m M + m = M + m 0 M - m = M + m 1 f c c c c c c El circuito Generador de m pasa m o la complementa bit a bit dependiendo de f f m i m i m f m f m f m i i i i i = 0,1,2 m 3 = f ya que será el bit de signo. Circuito M m con el 7483 m 3 M Genera m i o 7483 m i f C 3 C [2,5] R

63 c) R [0, 14] siempre positivo y dos displays. R 4 D Convertidor de BIN a BCD 1 U 4 Digito de menor peso RBI = L LT = H Decod. BCD/7seg. Decod. BCD/7seg. RBI = H LT = H 7 7 Display de Display de ánodo común ánodo común Convertidor Bin R 3 R 2 R 1 R 0 D 0 U 3 U 2 U 1 U 0 BCD Bin Comparando la lectura binaria: R [0,9] R = U ; R [10-14] U = R + 6 R 4 R 4 Detecta R [10-14] 7483 D 0 U 4