FPGA: Nociones básicas e implementación

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1 Índice Laboratorio iseño Microelectrónico, 4 o urso, P94 FPG: Nociones básicas e implementación M. L. López Vallejo y J. L. yala Rodrigo 1. Introducción Evolución los dispositivos programables Estructura general las FPGs rquitectura las FPG ilinx Tecnología programación escripción las principales familias rquitectura la familia Especificaciones Estructura loques lógicos escripción tallada la LUT Implementación memorias MOS Recursos interconexión ircuito control programación Referencias 12 bril 2004

2 LIM Proyecto final LIM Proyecto final Introducción uando se aborda el diseño un sistema electrónico y surge la necesidad implementar una parte con hardware dicado son varias las posibilidas que hay. En la figura 1 se han representado las principales aproximaciones ornándolas en función los parámetros coste, flexibilidad, prestaciones y complejidad. omo se pue ver, las mejores prestaciones las proporciona un diseño full-custom, consiguiéndose a costa elevados costes y enorme complejidad diseño. En el otro extremo l abanico posibilidas se encuentra la implementación software, que es muy barata y flexible, pero que en terminados casos no es válida para alcanzar un nivel prestaciones relativamente alto. Flexibilidad Programa software Lógica programable: MPGs FPGs élulas estándar Full-custom omplejidad oste Prestaciones Figura 1: iferentes soluciones para el diseño circuitos digitales Entre estas dos opciones se pue elegir la fabricación un circuito electrónico realizado mediante diseño semi-custom, utilizando células estándar, o recurrir a un circuito ya fabricado que se pueda programar in situ, como son las FPGs. e estas dos opciones la primera proporciona mejores prestaciones, aunque es más cara y exige un ciclo diseño relativamente largo. Por otro lado, los dispositivos lógicos programables constituyen una buena oferta para realizar diseños electrónicos digitales con un buen compromiso coste-prestaciones. lo que es mejor, permiten obtener una implementación en un tiempo diseño asombrosamente corto (con la consiguiente reducción l parámetro clave: Time to market). Otro aspecto que se be tener en cuenta para cidirse por este tipo implementación es que el coste realización es muy bajo, por lo que suele ser una buena opción para la realización prototipos. En estas notas vamos a scribir forma muy somera en qué consisten estos dispositivos, particularizando para una familia l fabricante ilinx. La información contenida en ellas se basa en gran medida en las siguientes fuentes: sobre arquitectura FPGs [FRV92, il91, SR + 99a]; sobre diseño circuitos [WE94, SR + 99b] Evolución los dispositivos programables Se entien por dispositivo programable aquel circuito propósito general que posee una estructura interna que pue ser modificada por el usuario final (o a petición suya, por el fabricante) para implementar una amplia gama aplicaciones. El primer dispositivo que cumplió estas características era una memoria PROM, que pue realizar un comportamiento circuito utilizando las líneas direcciones como entradas y las datos como salidas (implementa una tabla verdad). Hay dos tipos básicos PROM: 1. Programables por máscara (en la fábrica), proporcionan mejores prestaciones. Son las nominadas conexiones hardwired. 2. Programables en el campo (field) por en usuario final. Son las EPROM y EEPROM. Proporcionan peores prestaciones, pero son menos costosas para volúmenes pequeños producción y se puen programar manera inmediata. El PL, Programmable Logic evice, es una matriz puertas N conectada a otra matriz puertas OR más biestables. ualquier circuito lógico se pue implementar, por tanto, como suma productos. La versión más básica l mismo es una PL, con un plano puertas N y otro fijo puertas OR. Las salidas estas últimas se puen pasar por un biestable en la mayoría los circuitos l mercado. Ventaja: son bastante eficientes si implementan circuitos no superiores a unos centenares puertas. Inconvenientes: arquitectura rígida, y está limitado por un número fijo biestables y entradas/salidas. La PL, Programmable Logic rray, es más flexible que la PL: se puen programar las conexiones entre los dos planos. Estos dispositivos son muy simples y producen buenos resultados con funcionalidas sencillas (sólo combinacional). Hace falta algo un poco más sofisticado y general: una matriz elementos variados que se puedan interconectar libremente. Este es el caso una MPG (Mask-Programmable Gate rray), cuyo principal representante está constituido por un conjunto transistores más circuitería E/S. Se unen mediante pistas metal que hay que trazar forma óptima, siendo ésta la máscara que hay que enviar al fabricante. Las FPG (Field Programmable Gate rray), introducidas por ilinx en 1985, son el dispositivo programable por el usuario más general espectro. También se nominan L (Logic ell rray). onsisten en una matriz bidimensional bloques configurables que se puen conectar mediante recursos generales interconexión. Estos recursos incluyen segmentos pista diferentes longitus, más unos conmutadores programables para enlazar bloques a pistas o pistas entre sí. En realidad, lo que se programa en una FPG son los conmutadores que sirven para realizar las conexiones entre los diferentes bloques, más la configuración los bloques Estructura general las FPGs El proceso diseño un circuito digital utilizando una matriz lógica programable pue scomponerse en dos etapas básicas: 1. ividir el circuito en bloques básicos, asignándolos a los bloque configurables l dispositivo. 2. onectar los bloques lógica mediante los conmutadores necesarios. 1 2

3 LIM Proyecto final LIM Proyecto final loque Lógico élula E/S loques Lógicos Interconexión anal Interconexión loques Lógicos MTRIZ SIMÉTRI S EN NLES Recursos Interconexión loques PL Interconexiones Interconexiones sobre loques Lógicos Figura 2: Estructura general una FPG (en concreto ILIN) Para ello el fabricante proporciona las herramientas diseño acuadas. Los elementos básicos constituyentes una FPG como las ilinx se puen ver en la figura 2 y son los siguientes: 1. loques lógicos, cuya estructura y contenido se nomina arquitectura. Hay muchos tipos arquitecturas, que varían principalmente en complejidad (s una simple puerta hasta módulos más complejos o estructuras tipo PL). Suelen incluir biestables para facilitar la implementación circuitos secuenciales. Otros módulos importancia son los bloques Entrada/Salida, 2. Recursos interconexión, cuya estructura y contenido se nomina arquitectura rutado. 3. Memoria RM, que se carga durante el RESET para configurar bloques y conectarlos. Entre las numerosas ventajas que proporciona el uso FPGs dos stacan principalmente: el bajo coste prototipado y el corto tiempo producción. No todo son ventajas. Entre los inconvenientes su utilización están su baja velocidad operación y baja nsidad lógica (poca lógica implementable en un solo chip). Su baja velocidad se be a los retardos introducidos por los conmutadores y las largas pistas conexión. Por supuesto, no todas las FPG son iguales. ependiendo l fabricante nos pomos encontrar con diferentes soluciones. Las FPGs que existen en la actualidad en el mercado se puen clasificar como pertenecientes a cuatro grans familias, pendiendo la estructura que adoptan los bloques lógicos que tengan finidos. Las cuatro estructuras se puen ver en la figura 3, sin que aparezcan en la misma los bloques entrada/salida. 1. simétrica, como son las ILIN 2. asada en canales, TEL 3. Mar puertas, OR 4. PL jerárquica, LTER o PLs ILIN. En concreto, para explicar el funcionamiento y la estructura básica este tipo dispositivos programables sólo se consirarán las distintas familias ILIN. 3 PL JERÁRQUIO MR E PUERTS Figura 3: Tipos FPGs 2. rquitectura las FPG ilinx 2.1. Tecnología programación ntes continuar con conocimientos más avanzados acerca FPGs ( ILIN en concreto), hay que aclarar cómo se realiza el proceso programación (ie., las conexiones necesarias entre bloques y pistas). En primer lugar, si se piensa que el número dispositivos conexión que hay en una FPG es muy gran (típicamente superior a ), es necesario que cumplan las siguientes propiedas: Ser lo más pequeños que posible. Tener la resistencia ON lo más baja posible, mientras la OFF ha ser lo más alta posible (para que funcione como conmutador). Se ben por incorporar al proceso fabricación la FPG. El proceso programación no es único, sino que se pue realizar mediante diferentes tecnologías, como son células RM estáticas, transistores EPROM y EEPROM, etc. En el caso las FPGs ILIN los elementos programación se basan en células memoria RM que controlan transistores paso, puertas transmisión o multiplexores. En la figura 4 se pue ver esquemáticamente cómo son. ependiendo l tipo conexión requerida se elegirá un molo u otro. 4

4 LIM Proyecto final LIM Proyecto final Pistas élula SRM élula SRM élula SRM MU Salidas Pista Transistor paso Pista Pista Puerta transmisión Pista élula SRM on transistor paso on puerta transmisión on multiplexor Pista/loque Entradas Tabla look-up S Q Figura 4: Tipos conectores utilizados por ILIN R Es importante stacar que si se utilizan células SRM la configuración la FPG será válida únicamente mientras esté conectada la alimentación, pues es memoria volátil. En los sistemas finales está claro que hace falta algún mecanismo almacenamiento no volátil que cargue las células RM. Esto se pue conseguir mediante EPROMs o disco. Este elemento programación es relativamente gran (necesita por lo menos 5 transistores), pero se pue implementar en el proceso normal fabricación l circuito (es MOS). más, permite reconfigurar la FPG una forma muy rápida escripción las principales familias Hay múltiples familias lógicas ntro ILIN. Las primeras que surguieron son: 2000 (scatalogada en el año 1999), 3000 y 4000, correspondientes respectivamente a la primera, segunda y tercera generación dispositivos, que se distinguen por el tipo bloque lógico configurable () que contienen. En la actualidad existen también las familias FP- G SpartanII, SpartanIII, Virtex, VirtexII y VirtexPro. La tabla 1 muestra la cantidad s que pue haber en cada FPG las familias base y ese mismo valor expresado en puertas equivalentes. SERIE Tipo N o s Puertas Equivalentes LUT, 1 FF LUT, 2 FF L 3 LUT, 2 FF uadro 1: Familias l fabricante ILIN El bloque lógico ha ser capaz proporcionar una función lógica en general y reprogramable. La mejor forma realizar esto es mediante una tabla valores preasignados o tablas look-up. ásicamente, una tabla look-up (LUTs en alante) es una memoria, con un circuito control que se encarga cargar los datos. uando se aplica en una dirección las entradas la función booleana la memoria vuelve un dato, lo que se pue hacer corresponr con la salida requerida. Falta añadir los componentes necesarios para sempeñar funciones no implementables con una memoria, tales como una batería registros, multiplexores, buffers etc. Estos componentes están en posiciones fijas l dispositivo. La ventaja la utilización este tipo tablas es su gran flexibilidad: una LUT k entradas pue implementar cualquier función booleana k variables, y hay 2 2k funciones posibles. El inconveniente es obvio: ocupan mucho espacio y no son muy aprovechables. 5 Reloj (lk) Figura 5: rquitectura l la 2000 Los bloques lógicos configurables la familia 2000 se componen una tabla lookup con cuatro entradas y un biestable, con lo que pue generar cualquier función hasta 4 variables o dos funciones 3 variables. El la familia 3000 es más complejo: permite implementar una función 5 variables o dos funciones 4 variables (limitadas a 5 diferentes entradas, claro). más contiene dos biestables y cierta lógica. La familia 4000 es ya mucho más sofisticada. Tiene tres tablas look-up dispuestas en dos niveles, llegando a por implementar funciones hasta 9 variables. En general, los recursos interconexión son tres tipos: onexiones directas, permiten la conexión las salidas l con sus vecinos más directos (N, S, E y O). Interconexiones propósito general, para distancias superiores a un (más allá l vecino). Son pistas horizontales y verticales l tamaño un, pero que se puen empalmar para crear pistas más largas. Líneas largo recorrido, suelen cubrir lo ancho o largo la pastilla. Permiten conexiones con un retardo mucho menor que uniendo las anteriores. El camino crítico un circuito es el recorrido que, s una entrada hasta una salida, presenta un retardo máximo rquitectura la familia 2000 unque hoy en día no se encuentran disponibles las FPGs esta familia, dado que contienen la arquitectura más sencilla, vamos a utilizarlas como base para comprenr el funcionamiento este tipo dispositivos. En la figura 5 se pue ver cómo es el bloque configurable básico las ontiene como elementos principales una tabla look-up 4 entradas y un biestable. La tabla look-up pue reproducir cualquier función cuatro variables o dos funciones tres variables. e las dos salidas l una se pue registrar, o se puen jar las dos combinacionales. 6

5 LIM Proyecto final LIM Proyecto final Líneas Largo recorrido onexiones propósito general este enunciado (sacadas [il91]), permitiéndose la realización las simplificaciones que se consiren oportunas. continuación se darán algunas directrices sobre qué simplificaciones se puen hacer y cuál es la forma abordarlas. Ha quedar claro s el principio que este diseño tiene un margen libertad bastante gran. Es cir, NO hay que hacer una FPG idéntica a una la familia 2000, sino que se ben adaptar las especificaciones la misma para por utilizar las técnicas vistas en clase: diseño con doble fase reloj, elementos MOS cualquiera los tipos estudiados, etc. onexiones directas Figura 6: Recursos interconexión en la familia 2000 dicionalmente, en el bloque hay 6 multiplexores que permitirán seleccionar las conexiones que se sea hacer ntro cada particular. Por ello, en sus terminales selección necesitarán un elemento memoria con el valor seado (ver figura 4). Nótese que la salida l biestable se pue llevar vuelta a una las entradas la LUT, siempre y cuando se configuren acuadamente los selectores oportunos. Esto es muy útil, pues permite implementar estructuras realimentadas como son contadores o máquinas estados. Por otro lado, la arquitectura rutado la familia 2000 utiliza tres tipos recursos interconexión: conexiones directas, conexiones propósito general y líneas largo recorrido. Todos estos recursos se puen ver en la figura 6. Las conexiones directas (en la figura aparecen sólo para un ) proporcionan enlace s la salida un hasta sus vecinos superior, inferior y a la recha. Si hay que conectar una red a un bloque más lejano hay que utilizar las conexiones propósito general, que son segmentos pista dispuestas horizontal y verticalmente a lo largo toda la FPG. En particular, en esta familia hay cuatro segmentos horizontales y cinco verticales por canal. Su longitud está limitada siempre a la distancia fija entre 2 s, por lo que para realizar conexiones más largas hay que utilizar las matrices interconexión. Es importante observar que la utilización estos recursos repercutirá negativamente en las prestaciones l diseño, pues los conectores la matriz introducen forzosamente un retardo. Las líneas largo recorrido se utilizan para conexiones que han llegar a varios s con bajo skew. 3. Especificaciones omo ya se ha comentado, vamos a diseñar una versión simplificada una FPG la familia 2000 ilinx. Todo el diseño be seguir las especificaciones que acompañan 3.1. Estructura La FPG que se be realizar constará 16 s. En principio basta con este tamaño, pues el diseño ha ser completamente regular y estructurado, caracterizando perfectamente a nivel módulos, lo que lo hará fácilmente ampliable. Recordamos que la meta que se persigue es un diseño correcto, con un trazado simple y bien estructurado. más los 16 s, es necesario implementar los recursos conexión (tanto las líneas como las matrices interconexión) y el sistema control que gestione la programación toda la FPG. Para facilitar la comprensión l problema, hay que ver en el diseño dos estructuras superpuestas : una correspondiente a la FPG propiamente dicha, como la ve el diseñador final; otra estructura constituye el entramado necesario para realizar la programación la FPG. Esta última parte es transparente para el usuario. Es importante stacar que la programación la FPG no es crítica en cuanto a prestaciones, porque se hace una única vez y no es terminante. Sólo ha ser correcta. Sin embargo, sí interesa optimizar el funcionamiento la FPG una vez programada para la implementación final loques lógicos La arquitectura l la 2000 se presentó en la figura 5, siendo sus componentes principales: Una LUT 4 entradas y 2 salidas Un biestable. Seis multiplexores, cada uno con sus correspondientes elementos memoria. La LUT que vamos a implementar es como se scribió en el ejercicio 4 (apartado 3.3). Es cir, ha ser capaz implementar dos funciones 4 entradas inpendientes 1. En ilinx, el biestable l dispone una entrada reloj o enable que se pue excitar con tres líneas: La entrada reloj clk. La entrada propósito general. La función combinacional G (salida la LUT). 7 8

6 LIM Proyecto final LIM Proyecto final F F S Q R Switch 2x2 Tabla look-up in(0..1) Prog Figura 9: Símbolo la LUT a b c f a b c Memoria 8x1 Figura 10: Implementación LUT con SRM f G Reloj ( Φ1, Φ2) Figura 7: iestable l Figura 8: interconexión ado que nosotros trabajamos con dos fases reloj, no tiene mucho sentido que se puedan utilizar otras señales como reloj, por lo que una implementación perfectamente válida l sería la la figura 7. En cuanto al tipo biestable, el que se encuentra realmente en el ilinx es configurable, forma que se pue programar como latch sensible al nivel o biestable sensible al flanco. Para nuestros propósitos sería suficiente implementar uno los dos tipos biestable 2, sin que sea programable. on esto el número multiplexores l que nos hacen falta es menor. ualquier otra simplificación que se haga al habrá justificarse forma similar a la realizada en el párrafo anterior escripción tallada la LUT Hasta ahora, se ha presentado el la 2000 s el punto vista un usuario final. ado que ahora se va a implementar siguiendo una metodología full-custom, es necesario conocer más talles. En la figura 9 se ve el conjunto entradas y salidas que tiene realmente la LUT. omo se pue observar, en el símbolo aparecen dos entradas nuevas, las relacionadas con la programación la LUT: Las líneas datos in, sirven para introducir en la LUT los datos programación. La línea programación Prog, su valor será diferente en función l modo en que se esté (programación/funcionamiento normal). omo ya se ha explicado previamente, la forma inmediata implementar una LUT es utilizar una memoria RM estática. Por ejemplo, consira la tabla verdad la función f = ab + c que aparece en la figura 10. Si esta función lógica se implementa con una LUT tres entradas, será necesaria una RM 2 3 = 8 posiciones, y almacenaremos 1 en la posición 000, 0 en la posición 001, y así sucesivamente. 1 NOT: las salidas la LUT en las especificaciones ilinx se llaman F y G, siendo e las salidas l ; adoptaremos esta notación a partir ahora. 2 tención, un biestable no es un registro dinámico. Si queremos realizar una LUT dos salidas lo pomos hacer con 2 memorias 2 k posiciones, o lo que es mejor, con una memoria k líneas dirección y 2 bit palabra. Por supuesto, se está ocupando mucha área, pero esta es la mejor forma realizar una función booleana cualquiera. Se ja al alumno cidir la mejor forma implementar la memoria para conseguir un buen compromiso área-tiempo acceso. La equivalencia terminales entre la LUT y la memoria son los siguientes. Las líneas entrada corresponn al bus direcciones; las líneas datos equivalen a bus datos entrada; las salidas (, en nuestro caso) corresponn a bus datos salida; y la señal programación será la línea lectura/escritura, R/ W la memoria. ependiendo l tipo implementación la memoria se pue necesitar alguna entrada más (por ejemplo, se pue utilizar alguna señal reloj para temporizar el funcionamiento la memoria) Implementación memorias MOS Una memoria MOS 3 integra los siguientes componentes básicos: La célula memoria. Pue ser estática o dinámica pendiendo la forma almacenamiento l dato. Las células estáticas son más grans que las dinámicas, pero tienen la ventaja no necesitar refresco. La forma más eficiente distribuir las células es colocarlas en una matriz cuadrada, como se muestra en la figura 11. El codificador filas, que permite seleccionar la fila la matriz células memoria a la que se quiere accer (tanto para lectura como para escritura). Para ello se utilizarán parte las líneas dirección. El codificador columnas, que permite seleccionar las células la palabra que se va a leer o escribir entre los datos la fila proporcionada por el codificador filas. ircuito escritura las células acuadas (las la palabra seada). ircuito lectura la fila acuada (sense amplifier). ircuito control línea bit, que acondiciona esta línea para que sean factibles las operaciones lectura y escritura. La forma distribuir las células en la matriz se scribe a continuación. Hay que intentar hacer una matriz lo más cuadrada posible. Siguiendo la terminología la figura 11, supongamos que tenemos una memoria con 2 k palabras (por lo tanto con k líneas dirección) y cada palabra 3 El capítulo 8 [WE94] contiene una excelente scripción la implementación memorias MOS. 9 10

7 LIM Proyecto final LIM Proyecto final addr(k-l) addr(l) r/w ecod. filas.... células n x m.... Sense ampl. ecod. columnas to. escritura ato(0..i) Figura 11: Estructura una memoria addr(k-l) addr(l) ecod filas ecod cols. ato_in control línea célula Sense ampl. to. escritura ato_out Figura 12: R/W una célula memoria tiene b bits. En total tendremos 2 k b células. Todas estas células se ornan en una matriz dimensiones n m, don m = 2 k l y n = 2 l b, siendo l una parte las líneas dirección necesaria para hacer la selección las columnas. Hay que intentar que n y m sean lo más parecido posible para tener forma cuadrada. En la figura 12 aparece representada la relación existente entre todos los elementos constituyentes la memoria y su disposición en las operaciones lectura y escritura Recursos interconexión omo se expuso en la sección 2.3, la arquitectura rutado la familia 2000 utiliza tres tipos recursos interconexión: conexiones directas, conexiones propósito general y líneas largo recorrido (ver figura 6). Toda esta estructura se pue simplificar para hacerla más fácil implementar. En esta sección hacemos una propuesta cómo se puen realizar. omenzando por las conexiones propósito general, sabemos que se basan en la unión segmentos pista entre s. Para simplificar el rutado vamos a consirar que son 4 líneas tanto en sentido horizontal com en vertical. Necesitaremos dos células especiales para realizarlas: La matriz interconexión (figura 8), que permite el cruce pistas horizontales y verticales. No tiene por qué posibilitar la conexión todas las líneas con todas. Se implementará utilizando 4 switch 2x2. Módulos conexión las entradas y salidas l a los segmentos pista las conexiones propósito general. Un ejemplo cómo se pue hacer estas conexiones se ve en la figura 13. omo se ve, hay que facilitar el acceso a las entradas l y la salida l mismo. No tiene por qué ser el acceso sólo a las líneas verticales; esto penrá fundamentalmente l trazado que se realice l. Siguiendo esta propuesta, las conexiones directas que vamos a implementar son las scritas en el manual ilinx: La salida se pue conectar a las entradas o l inferior o a las entradas o l superior. 11 r/w clk La salida se pue conectar a la entrada l situado a la recha. Evintemente esto es para los s internos la FPG. Los que estén en la periferia se podrán conectar directamente a los pads E/S. Por supuesto, las líneas E/S l no tienen por qué tener la orientación mostrada en la figura, cada proyecto se realizará con la orientación que cada grupo estime mejor. En cuanto a las líneas largo recorrido, se ja a voluntad l diseñador implementar las que son programables. En caso consirarlas, se tendría que elegir qué entradas y salidas l tendrán acceso a las mismas. En la figura 13 se ha presentado como ejemplo dos líneas largo resorrido y algunas entradas accediendo a las mismas. Hablamos líneas programables porque hay 2 líneas largo recorrido que en nuestro caso NO serán programables y sí son obligatorias: las líneas que llevan las dos fases l reloj, que como se sabe, se ben rutar con especial cuidado ircuito control programación Esta parte la FPG be ser una extensión l circuito programación una LUT. Ha ser un circuito único que configure forma secuencial toda la FPG. unque el la familia 2000 hay varias formas programar la FPG, nosotros nos centraremos en el modo más sencillo: el nominado modo Serial/Slave. En este caso los datos llegan en serie por un pin entrada datos forma síncrona: un reloj (LK) valida los datos la entrada serie (IN). Se ja a alumno finir el formato los datos entrada cuando se está en configuración. El control la FPG se pue hacer s un microprocesador, resultando el esquema conexión más sencillo el que aparece en la figura 14. Resulta evinte que hay que utilizar los recursos interconexión para realizar la programación, por lo que será necesario configurar primero las interconexiones para realizar la programación los s. Para programar las LUTs, se sugiere como forma sencilla implementación comenzar configurando todas las líneas para que lleven a, b c y d a todos los s la FPG. Luego se utilizarían unas líneas selección que vayan habilitando cada mientras se hace la programación. Son necesarios unos codificadores globales que sirvan para llevar el dato a cada fila/columna s. Esto se pue ver como el acceso en escritura a una memoria. Si se realiza la escritura por filas o columnas, harían falta unos registros splazamiento globales. Todos los elementos memoria se ben enlazar siguiendo una filosofía scan-path. Referencias [FRV92] Stephen. rown, Robert J. Francis, Jonathan Rose, and Zvonko G. Vranesic. Field-Programmable Gate rrays. Kluwer camic Publishers, Norwell, Massachusetts, [SR + 99a] P. how, S. Ong Seo, J. Rose, K. hung, G. Páez-Monzón, and I. Rahardja. The sign of an sram-based field programmable gate array-part i: rchitecture. IEEE Trans. on VLSI Systems, 7(2): , June

8 LIM Proyecto final LIM Proyecto final PHI 1 PHI 2 LK SISTEM MIROPROESOR LK PHI 1 PHI 2 M0 M1 ONE ONE Largo Recorrido din prog clk enb progm Elem. mem. RESET PUERTO E/S M2 OUT IN RESET RESET FPG Figura 14: programación. d_in [SR + 99b] P. how, S. Ong Seo, J. Rose, K. hung, G. Páez-Monzón, and I. Rahardja. The sign of an sram-based field programmable gate array-part ii: ircuit sign and layout. IEEE Trans. on VLSI Systems, 7(3): , September Módulo conexión din prog clk enb din prog clk enb [WE94] Neil H. E. Weste and Kamran Eshraghian. Principles of MOS VLSI esign. ddison-wesley, 2nd edition, [il91] ilinx Inc., 2100 Logic rive, San Jose, The Programmable Gate rray ata ook, Módulo conexión din prog clk enb Figura 13: Esquema posibles conexiones en la FPG. etalle conexión con su elemento memoria